JPWO1999000903A6 - Phase synchronization circuit, information processing device and information processing system - Google Patents

Phase synchronization circuit, information processing device and information processing system Download PDF

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Abstract

広帯域で動作可能なＰＬＬ回路を実現するために、ＰＬＬ回路を発振器からの出力を比例制御部を介して発振器へフィードバックするループと、発振器からの出力を積分制御部を介して発振器へフィードバックするループとの２つのループにより形成する。比例制御部は発振器の出力周波数を制御するためのものであり、入力信号と出力信号との差から制御信号を生成する。また、積分制御部は、発振器の出力信号の位相を制御するものであり、入力信号と出力信号との位相差から制御信号を生成する。更に、ＰＬＬ回路に電流制御型発振器を適用し位相を同期させるための積分制御部を位相比較器とチャージポンプ回路、Ｖ／Ｉ変換回路、Ｔ／Ｉ変換器により構成する。そして、制御電極を順バイアスした電流スイッチと、電流スイッチの低電圧側電極に出力が接続された、相補対性出力の電流スイッチ駆動用電圧スイッチから構成した電流スイッチ回路をチャージポンプ回路、Ｔ／Ｉ変換回路の電流スイッチに適用する。In order to realize a PLL circuit operable in a wide band, a loop for feeding back the output from the oscillator to the oscillator via the proportional control unit and a loop for feeding back the output from the oscillator to the oscillator via the integration control unit are provided. And two loops. The proportional control unit controls the output frequency of the oscillator, and generates a control signal from the difference between the input signal and the output signal. The integration control section controls the phase of the output signal of the oscillator, and generates a control signal from the phase difference between the input signal and the output signal. Further, an integration control section for applying a current control type oscillator to the PLL circuit and synchronizing phases is constituted by a phase comparator, a charge pump circuit, a V / I conversion circuit, and a T / I converter. A current switch circuit composed of a current switch having a forward biased control electrode and a voltage switch for driving a current switch with a complementary output, the output of which is connected to the low voltage side electrode of the current switch, is a charge pump circuit, Applied to the current switch of the I conversion circuit.

Description

位相同期回路、情報処理装置及び情報処理システム
技術分野
本発明は制御発振器（ＶＣＯ／ＣＣＯ）の線形化制御を行った位相同期ループ（ＰＬＬ）回路及びそれを用いた情報処理システムに関するもので、マイクロプロセッサに内蔵集積化されたクロック発生回路応用に好適な技術である。また本発明は、電流スイッチ回路に関し、特に、位相同期ループ（ＰＬＬ）回路、アナログ・ディジタル（Ａ／Ｄ）変換回路、あるいはディジタル・アナログ（Ｄ／Ａ）変換回路など、高速なアナログスイッチを必要とする回路に好適な電流スイッチ回路に関する。
背景技術
位相同期ループ回路（以下ＰＬＬ回路と称す。）は近年マイクロプロセッサの内蔵クロック発生手段として多用されており、その動作周波数もマイクロプロセッサの応用に従って広範囲、かつ高周波化している。
このようにＰＬＬ回路を広範囲に動作させるためには動作周波数に比例した何らかのバイアス発生，制御手段が必要である。その実現手段として、従来より幾つかの技術の開示がなされている。
例えば、特開平４−３７２１９号公報には、動作周波数が所定値よりも移動した点ではＰＬＬ回路におけるループフィルタ出力電圧も移動するため、ループフィルタ電圧を検出して常にＶｃｃ／２に制御するバイアス制御を加えることによって安定した動作を実現する技術が記載されている。さらに、特開平２−２３０８２１号公報，特開平８−１３９５９７号公報では、ＰＬＬ回路中の電流制御発振器（以下、ＣＣＯと称す。）の動作点設定をＣＣＯと同じ遅延特性を有するレプリカ回路を用いて設定する方法で、入力動作周波数に比例したＣＣＯの動作設定を行い、安定した動作を実現することが記載されている。
しかしながら上記の従来技術では、ＰＬＬ回路を広範囲に動作させるために必要な条件としてのＣＣＯの入出力特性を直線的であると見なして回路を構成し、制御している。しかしながら、一般に高周波領域におけるＣＣＯの入出力特性は非線形特性であり、この場合中心周波数の設定点やＣＣＯの制御利得も非線形になるため広範囲に亘って動作させるとＰＬＬの制御系の主要パラメータが最適設計値から外れ、安定動作させることができない。従って、安定な動作をさせるためにＣＣＯの直線性の良い低周波側に制限して動作させなければならないといった問題があった。
また、一般にＰＬＬ回路は入力信号と発振器の発振信号との位相差に応じて発振器を制御するものであるが、この制御を行うためには入力信号と発振信号との周波数差がある一定の範囲から外れるとＰＬＬ回路としての機能を果たさない。つまり、入力信号と発振信号との周波数差が制限された範囲でしかＰＬＬ回路を適用できないといった問題があった。
一方、この分野におけるＬＳＩ技術は、年々、微細化，低電圧化，高周波化が進展しているためＣＣＯ特性の飽和、その他の非線形性も年々増大しており、ＰＬＬ回路における広範囲動作設計の要求実現を著しく困難なものにしている。
また、従来よりＰＬＬ回路、Ａ／Ｄ変換回路、あるいはＤ／Ａ変換回路などの高速なアナログスイッチを必要とする回路に、カスコードスイッチ回路や低インピーダンスのレベルシフト駆動段を有する電流スイッチ回路が用いられている。レベルシフト駆動段を有する電流スイッチ回路については、シェー・グレイムの「改良されたＤ／Ａ変換器は変換時間を改善する」イーディエヌマガジン、１９７１年３月１５日号、３９−４１頁（J.Grame “Monolithic D/A Improves Conversion Time”EDN Magazine，March 15，pp.39-41）に具体例が記載されている。
ところで、上記のカスコードスイッチ回路は、スイッチ・オフ時の寄生容量に起因する時定数のため、スイッチ・オフ時間を十分に短縮することができない。このため、スイッチの高速化を十分に図ることができない。
また、上記のレベルシフト駆動段を有する電流スイッチ回路では、レベルシフト駆動段が複雑（直列素子数が多い）で素子のばらつきの影響を受けやすい。このため、レベルシフト駆動段をエミッタホロワで構成し、該駆動段を高電圧動作させるようにしている。したがって、レベルシフト駆動段を有する電流スイッチ回路では、ＬＳＩの低電圧化を図るのに適していない。低電圧動作させようとすると、スイッチング信号に対して、エミッタ電流の減少方向の駆動インピーダンスが該電流の増加方向の駆動インピーダンスよりも高くなり、スイッチング時間が非対称に長くなってしまう。このため、スイッチの高速化を十分に図ることができない。
発明の開示
本発明は、このような問題に鑑みてなされたものであり、その第１の目的は、ＣＣＯの非線形性に基づく中心周波数設定のずれやループの制御利得の不安定要因を除去し、最適な制御ループパラメータを保持したまま広範囲動作可能なＰＬＬ回路を実現することにある。これは、入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、入力される前記第１のクロック信号とほぼ等しい周波数の第２のクロック信号を生成する第２の帰還回路とを有することにより達成することができる。
また、入力信号に基づいて出力信号を積分制御するための第１の制御信号を生成する第１の制御信号生成部と、入力信号に基づいて出力信号を比例制御するための第２の制御信号を生成する第２の制御信号生成部と、第１の制御信号と第２の制御信号に基づいてクロック信号を出力する発振器とを有することにより達成することができる。
つまり、位相差によって入力周波数と出力周波数の位相の同期がとれない場合であっても、まず入力周波数と出力周波数の周波数の差を比例制御によってなくすことにより、位相の同期がとれるようになり、広帯域で安定した動作を実現することができる。
また、本発明の第２の目的は、より高精度のループ制御を行うための変換器を提供することにある。これは、人力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、カレントミラーフィルタによって構成した変換回路は、入出力特性の直線性を非常に高くすることができるので、この変換回路を使って比例制御部を構成することで、高精度な制御を行うことができる。
また、本発明の第３の目的は、広範囲動作可能なＰＬＬ回路を用いて動作環境に応じて最適なクロック周波数で動作するマイコンを提供することにある。これは、クロック周波数に基づいてデータの処理を行う情報処理装置と、情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、情報処理装置は、周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることで環境に応じた最適な動作を実行するシステムを実現することができる。
本発明の第４の目的は、スイッチのオン／オフ双方向ともにスイッチ時間を短縮可能な電流スイッチ回路を提供することにある。また、本発明の他の目的は、低電圧動作が可能な電流スイッチ回路を提供することにある。これは制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチとを電流スイッチが備えることにより達成することができる。
ここで、電流スイッチとしては、たとえばＭＯＳトランジスタやバイポーラ形トランジスタ、あるいはＩＧＢＴなどの半導体スイッチが適用可能である。この電流スイッチは、定電流回路を構成するようにしてもよい。
また、相補対性出力の電圧スイッチとしては、たとえばＣＭＯＳインバータや、バイポーラ相補エミッタホロワなどが適用可能である。
本発明は、前記の構成により、電圧スイッチの入力に「開」方向の制御信号が印加されると、該電圧スイッチの出力は、順バイアスされている電流スイッチの低電圧側電極電圧を、該電流スイッチを遮断する方向に変化させる。これにより、電流スイッチは、急速に遮断する。
一方、電圧スイッチの入力に「閉」方向の制御信号が印加されると、該電圧スイッチの出力は、電流スイッチの低電圧側電極電圧を導通させる方向に変化させる。これにより、電流スイッチは、急速に導通する。
ここで、本発明では、電流スイッチの駆動段として、相補対性出力特性の電圧スイッチを用いている。この相補対性出力特性の電圧スイッチは、高低両出力レベルとも低出力インピーダンスとなるので、スイッチのオン／オフ双方向ともにスイッチ時間を十分に短縮することができる。
また、電流スイッチの駆動段を、相補対性出力特性を有する電圧スイッチで構成しているので、駆動段の直列素子数を少なくすることができる。このため、低電圧で動作させることができる。
図面の簡単な説明
図１は本発明の広帯域ＰＬＬ回路の基本構成を示した図である。
図２は本発明の広帯域ＰＬＬ回路の構成を示した図である。
図３は本発明の広帯域ＰＬＬ回路の比例制御部と発振器の入出力特性を示した図である。
図４は本発明の広帯域ＰＬＬ回路の比例制御部の基本構成を示した図である。
図５は本発明の電流変換回路と発振回路の回路構成を示した図である。
図６は本発明のＦ／Ｉ変換器の回路構成を示した図である。
図７Ａ，７Ｂはそれぞれ図６で示したＦ／Ｉ変換器の入出力特性を示した図である。
図８は本発明の他のＦ／Ｉ変換器の構成を示した図である。
図９は本発明の広帯域ＰＬＬ回路の詳細な構成をブロックで示した図である。
図１０は本発明の広帯域ＰＬＬ回路の回路構成を示した図である。
図１１は本発明の広帯域ＰＬＬ回路の入出力特性を示した図である。
図１２は本発明の広帯域ＰＬＬ回路の他の構成を示した図である。
図１３は本発明の広帯域ＰＬＬ回路を適用したマイクロプロセッサの回路構成を示した図である。
図１４は図１３のバッテリ状態検出回路の回路構成を示した図である。
図１５は２電源で動作するマイクロプロセッサにおけるＰＬＬ回路の第一の配置電源領域を示した図である。
図１６は図１５の具体的なマイクロプロセッサの回路構成を示した図。
図１７は２電源動作マイクロプロセッサにおけるＰＬＬ回路の第二の配置電源領域を示した図である。
図１８は図１７の具体的なマイクロプロセッサの回路構成を示した図である。
図１９は本発明の広帯域ＰＬＬ回路をプロセッサシステムに適用した構成を示した図である。
図２０は本発明で適用可能な他の発振器の一例を示した図である。
図２１は本発明で適用可能な他の発振器の一例を示した図である。
図２２は本発明で適用可能な他の発振器の一例を示した図である。
図２３は本発明の電流スイッチ回路の概略構成図である。
図２４は図２３に示す電流スイッチ回路の入出力動作波形を示す図である。
図２５は本発明の広帯域ＰＬＬ回路へ電流スイッチを適用した場合の概略構成図である。
図２６は本発明の電流スイッチ回路が適用された電流加形のＤ／Ａ変換回路の概略構成図である。
図２７は本発明の他の電流スイッチ回路の概略構成図である。
図２８は図２８に示す本発明の第二実施形態の変形例を示す図である。
図２９は本発明の他の電流スイッチ回路の概略構成図である。
図３０は本発明の他の電流スイッチ回路の概略構成図である。
発明を実施するための最良の形態
図１に本発明の広帯域ＰＬＬ回路を実現するための基本構成を示す。これは、比例制御部３０００、積分制御部２０００、発振器１００から構成され、発振器１００からの出力を比例制御部３０００を介して発振器１００へフィードバックするループと、発振器１００からの出力を積分制御部２０００を介して発振器１００へフィードバックするループとの２つのループを形成している。具体的には、発振器１００は比例制御部３０００によって入力信号Ｓｉｎと発振器の出力信号Ｓｖから生成される制御信号Ｓ１と、積分制御部２０００によって入力周波数Ｓｉｎと発振器１００の出力周波数Ｓｖから生成される制御信号Ｓ２との信号によって出力信号Ｓｖが制御される。
本発明の広帯域ＰＬＬ回路において比例制御部３０００は発振器１００の出力周波数を制御するためのものであり、入力信号Ｓｉｎと出力信号Ｓｖとの差から制御信号Ｓ１を生成する。また、積分制御部２０００は、発振器１００の出力信号の位相を制御するものであり、入力信号Ｓｉｎと出力信号Ｓｖとの位相差から制御信号Ｓ２を生成する。
このように構成した広帯域ＰＬＬ回路は、まず比例制御部３０００により発振器１００の出力信号Ｓｖが入力信号Ｓｉｎの周波数が同期し、次に、積分制御部２０００により出力信号Ｓｖが入力信号Ｓｉｎの位相に同期する。
従って、入力信号と出力信号との周波数の差が大きい場合でも、安定した動作を行うことができる。
以下、本発明の広帯域ＰＬＬ回路について具体的に説明する。
図２はより具体的な広帯域ＰＬＬ回路の構成を示したものである。この広帯域ＰＬＬ回路は、発振器１００として電流制御型発振器（以下、ＣＣＯと称す。）を適用したものであり、図１に示した比例制御部３０００を２つのＦ／Ｉ変換器３００、４００と電流加算回路２００によって構成し、積分制御部２０００を位相比較器７００、チャージポンプ回路８００により構成したものである。また、ＣＣＯ１００の出力周波数ｆｖはディユーティー比を調整するためのフリップフロップ回路（Ｆ／Ｆ）１５０及び分周器６００を介して比例制御部３０００、積分制御部２０００へ帰還されるように構成されている。
この広帯域ＰＬＬ回路において、積分制御部２０００によるループ動作について説明する。位相比較回路７００で入力周波数ｆｉｎ及び帰還周波数ｆＦＢの位相を比較し、チャージポンプ回路８００で位相差に応じた電流を発生し、電流加算器９００を介した電流信号でＣＣＯ１００を制御する。ＣＣＯ１００から出力される信号はＦ／Ｆ１５０及び分周器６００により１／Ｎに分周されて再び位相比較回路７００へ入力され、最終的に出力端子２５の位相と入力信号の位相とが同期する。
また、比例制御部３０００によるループ動作について説明する。入力端子１０から入力された入力周波数ｆｉｎの入力信号は直線性の優れたＦ／Ｉ変換器４００により設定電流Ｉｃに変換され、電流加算回路２００で増幅されて制御電流ＩｖとなってＣＣＯ１００に入力される。ＣＣＯ１００は、制御電流Ｉｖに応じて出力周波数ｆｖの出力信号を出力する。この出力信号はＦ／Ｆ１５０と分周回路６００により１／Ｎに分周されてＦ／Ｉ変換器３００に入力され出力電流Ｉｏを出力する。これにより、この制御系はＩｃ≒Ｉｏなる点で平衡し、その時に分周回路６００の出力端子２５の周波数は入力周波数ｆｉｎに等しくなる。
ここで入力側のＦ／Ｉ変換器４００および帰還側のＦ／Ｉ変換器３００の利得をそれぞれＫ１（ＭＨｚ／μＡ），Ｋ２（ＭＨｚ／μＡ）とすると各Ｆ／Ｉ変換器３００，４００の入出力間には次の関係式が成立する。
Ｉｃ＝Ｋ１・ｆｉｎ
式（１）
Ｉｏ＝Ｋ２・（ｆｖ／Ｎ）
また電流加算回路２００の制御利得が十分大きいとするとＩｃ＝Ｉｏとなるから式（２）のようになる。
Ｋ１・ｆｉｎ＝Ｋ２・（ｆｖ／Ｎ）
式（２）
ｆｖ＝（Ｋ１／Ｋ２）・ｆｉｎ
式（２）より２つのＦ／Ｉ変換器３００，４００を同一定数の同一回路で作るとＫ１／Ｋ２＝１が成立し、この場合ｆｖ＝Ｎ・ｆｉｎとなる。つまり式（２）に示されているように入、出力周波数の関係はＫ１／Ｋ２の比によって決まるからＫ１、Ｋ２が同一特性であれば周波数／電流特性に非線形性があっても全体の特性は線形化されることになる。
式（２）で示されるように、この制御系は通常のＰＬＬによる位相制御と異なり、周波数の比例制御であるから応答，周波数精度ともＦ／Ｉ変換器３００，４００によってのみ決まることになるので高速、高精度に制御することができる。
ここで、分周回路６００、Ｆ／Ｉ変換器３００、４００の入出力特性は線形動作が保証されているから、ＣＣＯ１００単体の特性が非線形であっても、広帯域ＰＬＬ回路への入力周波数ｆｉｎとＣＣＯ１００の出力周波数ｆｖとは周波数が高くなっても比例した関係になる。更に、入力周波数ｆｉｎと帰還周波数ｆＦＢとの周波数差が大きくても、比例制御部３０００を含むループにより、高速に帰還周波数ｆＦＢを入力周波数ｆｉｎに設定できるのでＰＬＬの機能を発揮することができる。
この他に図２に示した広帯域ＰＬＬ回路は、
（１）入力周波数ｆｉｎに比例して正確にＣＣＯ１００の出力周波数（中心周波数）ｆｖを設定することができる。
（２）分周回路６００を用いてより高い限界的な発振領域で発振させることができる。
（３）２つのＦ／Ｉ変換器３００，４００をペアで用いているため誤差やドリフト等があった場合でも特性は両者の比となり単体の場合よりも誤差は低減される。
（４）常にＦ／Ｉ変換器３００，４００の精度に近い範囲でＣＣＯ３０の中心周波数がほぼ正確に設定されるため、ＰＬＬ回路としての引込み時間が短縮される。といった利点を有する。
図３はＣＣＯ１００単体の入力電流Ｉｖ−出力周波数ｆｖ特性と線形化制御入力電流Ｉｃ−出力周波数ｆｖ特性とを示したものである。
図３のＡはＣＣＯ１００単体での入出力特性を示したものであり、ＣＣＯ１００の利得ｆｖ／Ｉｖは電流が大きくなるにつれて飽和により次第に直線性が低下し、１０００ＭＨｚ附近では低周波の１／１０以下に直線性が低下している。
図３のＢは、図４に示す回路の入出力特性を示したものである。
図４の回路は、図２に示した広帯域ＰＬＬ回路のうち、ＣＣＯ１００に対する線形化制御部の構成を示したものである。この制御系はＣＣＯ１００の出力周波数ｆｖを入出力特性の直線性の良いＦ／Ｉ変換器３００を介して帰還する構成としている。入力端子１５を介して入力電流源５００からの入力された設定電流Ｉｃは、電流加算回路２００によって帰還されたＦ／Ｉ変換器の出力電流Ｉｏと加算される。電流加算回路２００により加算された電流は制御電流ＩｖとしてＣＣＯ１００に入力され、ＣＣＯ１００はこの制御電流Ｉｖに応じた周波数ｆｖの出力信号を出力する。ここで、電流加算回路２００はＩｃを正極性、Ｉｏを負極性として入力し、その差（Ｉｃ−Ｉｏ）を制御信号Ｉｖとしているので、この制御系はＩｃ−Ｉｏ＝０となるような状態に制御される。
この制御系の入出力特性は図３のＢのような特性となり、ＣＣＯ１００の直線出力範囲は見掛上拡大される。つまり、図４に示した回路の制御系によれば制御利得ｆｖ／Ｉｃは、ほぼ一定の値をとり、減少が数％以内といったように直線性が非常に優れたものとなる。このように入出力特性の直線性が高いＦ／Ｉ変換器３００により信号を帰還する構成とすることにより、入力である設定電流Ｉｃと出力周波数ｆｖとの関係はＣＣＯ１００の特性には影響されず、線形化することができる。
このように広帯域ＰＬＬ回路は、入出力特性が広範囲に亘って直線性が保たれるＦ／Ｉ変換器３００を用いて、出力信号を帰還する構成としているために回路全体としての入出力特性は広範囲に亘って直線性が保たれる。
図５は図４に示した電流加算回路２００とＣＣＯ１００の詳細構成を示したものである。図５において、点線内に示した回路が電流加算回路２００である。電流加算回路２００はＮＭＯＳトランジスタ対Ｑ８，Ｑ９及びＰＭＳＯトランジスタＱ１０、及び小容量のキャパシタＣ４で構成される。電流加算回路２００は２つの入力端子１５，３０と１つの出力端子３５を有し次のように動作する。
入力端子１５に設定電流Ｉｃを入力し、入力端子３０にはＦ／Ｉ変換器３００の出力電流Ｉｏを入力するとＩｃ，Ｉｏの大小関係に応じてトランジスタＱ９のドレン電位が変化する。具体的にはＩｃ＜ＩｏならトランジスタＱ９のドレイン電位が上昇し、Ｉｃ＞ＩｏならトランジスタＱ９のドレイン電位が下降する。従って、Ｉｃ＞Ｉｏなら出力端子３５の制御電流Ｉｖは増加し、Ｉｃ＜Ｉｏなら出力端子３５の制御電流Ｉｖは減少する。この電流加算回路２００の電流利得はトランジスタＱ９，Ｑ１０のコンダクタンスをｇｍ９，ｇｍ１０とし、トランジスタＱ９のインピーダンスをγ９とすると、利得∝ｇｍ９・ｇｍ１０・γ９となり、極めて高い利得を実現することができる。
図５において、ＣＣＯ１００はトランジスタ対Ｑ２１，Ｑ３１，Ｑ２２〜Ｑ２ｎ，Ｑ３２〜Ｑ３ｎの奇数段のＣＭＯＳインバータのリングカウンタで構成している。また、リングカウンタの各段のＶｃｃ側及びＧＮＤ側にはトランジスタＱ１１〜Ｑ１ｎ，Ｑ４１−Ｑ４ｎからなる定電流回路が挿入されており、これらの定電流回路はカレントミラー回路を構成するトランジスタＱ７，Ｑ５を介して電流加算回路２００の出力端子３５と接続する。
このように電流加算回路２００の電流利得が非常に高いのでＣＣＯ１００は制御電流Ｉｖの変化に対して極めて高い感度でＣＣＯ１００の出力周波数ｆｖを変化させることができる。
次にＦ／Ｉ変換器３００の詳細な構成について説明する。
図６にＦ／Ｉ変換器３００の詳細な回路構成を示す。図６に示すＦ／Ｉ変換器３００は、ＣＭＯＳのプッシュプルインバータＩｎｖ１とその出力側のキャパシタＣｏで充放電回路を構成しており、その充電電流はトランジスタＱ２７〜Ｑ３４に至る多段のカレントミラー回路のフィルタを介して出力端子３０より出力される構成としている。
インバータＩｎｖ１の電源側電圧は、常に一定となるように、トランジスタ差動対Ｑ２１，Ｑ２２及びトランジスタＱ２３，Ｑ２４，Ｑ２５，Ｑ２６等で構成される差動増幅器Ａｍｐで負帰還制御している。なおキャパシタＣ１はＶ点の急峻な電圧変化を抑制するための平滑キャパシタである。このようにインバータＩｎｖ１の電源側電圧はカレントミラー回路を構成するトランジスタＱ２７，Ｑ２８のゲートを介して負帰還制御されるので、Ｖｃｃを抵抗Ｒ１，Ｒ２で分圧した電圧の変動をなくし一定電圧とすることができる。
このように構成されたＦ／Ｉ変換器３００の動作について説明する。
入力端子２５からｆなる周波数のパルス電圧が入力されると、インバータＩｎｖ１は入力がｈｉｇｈレベルの時にインバータ出力はｌｏｗとなりキャパシタＣｏは０（Ｖ）となる。入力がｌｏｗレベルの時にインバータＩｎｖ１の出力はｈｉｇｈとなりキャパシタＣｏはＶ（Ｖ）に充電される。以下、周波数ｆでインバータがｌｏｗ／ｈｉｇｈをくり返すと、キャパシタＣｏは０−Ｖ間の充放電を繰り返す。従って、Ｖ点よりインバータに供給される電流ＩはＩ＝Ｃｏ・Ｖ・ｆとなって周波数ｆに比例したパルス電流となる。このようにして得られるパルス電流は波高値が極めて高く、帰還信号として適さない。そこで、このパルス電流を平滑化し、ほぼ完全な直流電流とするためにトランジスタＱ２７〜Ｑ３４からなる多段のカレントミラー回路の一次側（Ｑ２７，Ｑ２９，Ｑ３３）と二次側（Ｑ２８，Ｑ３０，Ｑ３４）の間の直線性が広い動作電流密度に亘って保たれるように、一次側と二次側の対称性を良くし、かつ折り返しノードから見たインピーダンスを高くし、それぞれの高インピーダンスのノード（Ｂ点，Ｃ点）に容量Ｃ２，Ｃ３の如く平滑キャパシタを挿入する。このように構成されたカレントミラー回路のトランジスタＱ２７に流れたパルス電流はＱ２８，Ｑ２９を流れてＣ２で平滑化され、Ｑ３０，Ｑ３３を流れてＣ３でさらに平滑化され、最終的にＱ３４の出力端子３０からほぼ完全な直流となって出力される。
この構成によれば、広範囲に亘って入力に比例した出力を得ることができる。
図７Ａ，図７Ｂに上述したＦ／Ｉ変換器３００の入出力特性を示す。図７Ａ，図７Ｂは電源電圧Ｖｃｃ＝２．５Ｖ，Ｖ点の電圧＝１．５Ｖの場合における入出力特性で、入力周波数ｆ及びキャパシタＣｏに比例した出力電流Ｉｏが得られることがわかる。入力周波数ｆに対する直線性も極めて優れ、１０〜１００ＭＨｚの範囲で０．５％以内の直線性が得られる。また、図６のＦ／Ｉ変換器３００のフィルタはリップル，応答の点でも優れ、１０ＭＨｚ入力時でもリップルが０．０５％，９５．５％の整定が５μｓ以内となる。
また、より制御精度を向上させるためには、２つのＦ／Ｉ変換器３００，４００の特性を同一にすればよく、例えば図６のＦ／Ｉ変換器で示したように、基準分圧抵抗Ｒ１，Ｒ２を共通にしたり、基準キャパシタＣｏを多数個に分割して配列し、配列した基準キャパシタを交互に２つのＦ／Ｉ変換器３００，４００のキャパシタに割り当てるようにすることで、キャパシタの配置による依存性を少なくすることができる。
また、二つのＦ／Ｉ変換器３００，４００の構成をより簡単にすることは、低電圧化や動作のバラツキの点でも有効であるため、より簡単化したＦ／Ｉ変換器を図８に示す。
図８のＦ／Ｉ変換器は、図６で用いた差動増幅器Ａｍｐを用いないＦ／Ｉ変換器である。このＦ／Ｉ変換器においては，充放電インバータＩｎｖ１の負荷側のキャパシタＣｏの他端は、充放電インバータＩｎｖ１の電源端子側と一緒に接続した後、トランジスタＱ２７，Ｑ２８の対からなる第１のカレントミラー回路の入力側へ接続される。更にキャパシタＣ１は第１のカレントミラー回路の入力側トランジスタに並列接続される。更に第１のカレントミラー出力は、トランジスタＱ２９，Ｑ３０に対する第２のカレントミラー回路へ接続され、第２のカレントミラー回路はトランジスタＱ３３，Ｑ３４の対からなる第３のカレントミラー回路へ接続されて出力端子３０へ導かれる。各カレントミラーの１次側と２次側との間には電流のリップル分を低減するための各ＣＲフィルタ、Ｒ８とＣ２，Ｒ９とＣ３，Ｒ１０とＣ４が用いられる。この接続回路においては、第１のカレントミラー回路の入力トランジスタに流れる信号電流の変化が比較的少なくでき、従ってインバータＩｎｖ１の電源側端子電圧を増幅器で定電圧化しない場合でも比較的良好な直線性（１０〜１００ＭＨｚで２％弱）が得られる。
このように構成されたＦ／Ｉ変換器は、入力端子２５にオン／オフの交番電圧が入力されると、インバータＩｎｖ１を介して、キャパシタＣｏはＶｃｃ−Ｖｄ（Ｖｄ：Ｑ２７のダイオード順電圧）に充電されトランジスタＱ２７にはパルス状の電流が流れる。そしてトランジスタＱ２８にはリップルが低減された二次電流が流れる。更に第２，第３のカレントミラー回路によって平滑され、出力端子３０から入力周波数に比例した直流出力が得られる。図８に示した回路では差動増幅器を用いないためより低い電源電圧で動作させることができる。
以上のＦ／Ｉ変換器は、キャパシタＣｏの充放電インバータＩｎｖ１が電源側にあるので第１のカレントミラー回路をＰＭＯＳ回路にて折り返しているが、充放電インバータＩｎｖ１を接地側にした場合には、第１のカレントミラー回路をＰＭＯＳ回路に変更して順次折り返しても成り立つ。
また、図８のカレントミラーを用いたフィルタは、先の図５と同様三段構成で示したが、ＣＲの時定数を大きくして一段当りのリップル減衰量を大きくすれば、一段でもよい。
以上説明した各部の構成に基づいて、図２に示した広帯域ＰＬＬ回路をより具体的に示した回路を図９に示す。
入力端子１０に入力された入力周波数ｆｉｎの入力信号は、位相比較器７００に入力され、ＶＣＯブロックから帰還される周波数ｆＦＢの信号との位相を比較し、アップパルス（ＴＵ），ダウンパルス（ＴＤ）を出力する。このアップパルス（ＴＵ），ダウンパルス（ＴＤ）は、チャージポンプ回路８００に入力され、これにより位相差に応じた信号を出力し、フィルタキャパシタＣＦにより電圧ＶＦに変換された後、ＶＣＯブロックに入力される。
チャージポンプ回路８００から出力された電圧ＶＦはＶ／Ｉ変換器９００で電流に変換され入力制御電流ΔＩ１として電流加算回路２００に入力される。尚、数回路９１０からＶ／Ｉ変換器９００へＦ／Ｉ変換器４００の出力が入力されているが、これはＶ／Ｉ変換９００を調整するためのものである。
この電流加算回路２００には、更にＦ／Ｉ変換器４００を介して入力周波数ｆｉｎに相当する設定電流Ｉｃと、Ｆ／Ｉ変換器３００を介してフリップフロップ（ＦＦ）１５０の出力周波数ｆｏに相当する出力電流Ｉｏとが入力される。電流加算回路２００では、これら入力される電流を加算し、ＣＣＯ１００の制御電流Ｉｖ´を出力する。
一方、位相比較器７００から出力されるアップパルス（ＴＵ）、ダウンパルス（ＴＤ）は、そのままＶＣＯブロックの入力となり、Ｔ／Ｉ変換器９５０により安定化のためのリード信号電流ΔＩ２に変換される。尚、Ｔ／Ｉ変換回路９５０は、変換のための調整信号として、制御電流Ｉｖ´を係数回路ｂ２を介して入力されるようにしている。
最終的に、電流加算回路２００によって加算された制御電流Ｉｖ´とリード信号電流ΔＩ２とが電流加算回路１１０で加算されて、ＣＣＯ１００の制御電流ＩｖとしてＣＣＯ１００に入力される。
このように構成した広帯域ＰＬＬ回路は、ＰＬＬの位相引き込み動作に先だって、２つのＦ／Ｉ変換器３００及び４００の電流突き合わせによって、ＣＣＯ１００の出力周波数ｆｖがＦ／Ｉ変換器の動作速度及び精度により高速かつ正確に設定される。
その後、入力端子１０の入力周波数ｆｉｎと出力端子２１の出力周波数ｆｏとの間に存在する周波数差や位相差が、分周回路６００，位相比較器７００，チャージポンプ回路８００，フィルタＣＦ，Ｖ／Ｉ変換器９００，電流加算回路２００，ＣＣＯ１００の一巡ループで構成する負帰還サンプリング制御系によって精密に積分制御され、入，出力間の周波数差，位相差はほぼ０になる。さらに、位相差がほぼ０に合った定常状態で位相比較器７００の出力が発する極めて狭いアップ（ＴＵ），ダウン（ＴＤ）パルスは積分制御の他に、別途リード（比例）制御としてＴ／Ｉ変換器９５０を介してＣＣＯ１００の入力に加えられ、系の安定化のダンピング動作となる。なお、ＣＣＯ１００に対する制御利得の直線化のため、Ｖ／Ｉ変換器９００の基準は設定電流Ｉｃ側，Ｔ／Ｉ変換器９５０の基準はＩｖ´側からとっている。これは、ＰＬＬ回路の制御に望ましい次の二点を実現していることを意味する。第一はＣＣＯ１００の出力周波数の大小に比例して自動的にＣＣＯの制御する範囲が決められることであり、第２はＣＣＯ１００に飽和等の非線形性があっても、それはＣＣＯ１００に入力される制御電流Ｉｖに反映されるので、高速な信号の制御電流も線形補正される。
図９の各ブロックの詳細回路を図１０に示す。ただし図９の位相比較器７００とチャージポンプ部８００は、ここでは省略している。図１０における入，出力側のＦ／Ｉ変換器４００，３００の構成及び特性は、先に図６，図７Ａ，図７Ｂに説明したものと同じである。ＣＣＯ１００のリングカウンタＡｍｐ１〜Ａｍｐｎは、より高周波動作が可能な差動アンプで構成している。リングカウンタＡｍｐの差動出力は出力バッファ１２０を介して発振周波数ｆｖの信号を出力する。なお、出力バッファ１２０はＱ５１〜Ｑ５５からなる差動シングルエンド変換段，インバータアンプＩｎｖ３，Ｉｎｖ４で構成している。Ｖ／Ｉ変換器９００はトランジスタＱ４１〜Ｑ４４及びバイアスインバータＩｎｖ２からなる差動増幅段で構成しており、その出力はトランジスタＱ８のドレン側で設定電流Ｉｃに加算している。また、Ｔ／Ｉ変換器９５０はトランジスタＱ７１〜Ｑ７６なる回路で構成しており、その基準バイアスは電流加算回路２００のトランジスタＱ１１から与えられている。そしてＴ／Ｉ変換器９５０の入力は端子５１，５２より与えられ、出力は電流加算回路２００のトランジスタＱ１３に加えられている。電流加算回路２００の詳細構成，動作については図５と同様であるが、トランジスタＱ１２及びＱ１３の接続点にＴ／Ｉ変換回路９５０の出力が接続されることで電流加算器１１０を表している。
Ｖ／Ｉ変換部９００の機能は広帯域ＰＬＬ回路の位相誤差の積分量に応じた制御電流を発生して発振器ＣＣＯに加えることである。その具体的な動作について述べると、チャージポンプ８００の出力側のフィルタキャパシタＣＦの端子電圧ＶＦ（位相差の積分電圧）はＱ４１〜Ｑ４５の差動アンプで電流に変換され、トランジスタ７１，７２のカレントミラーを介してＣＣＯ１００の制御電流Ｉｖに加えられる。
広帯域ＰＬＬ回路の位相制御において系の安定化に必要なリード信号発生はＴ／Ｉ変換部９５０によって発生される。具体的にはトランジスタＱ７２，Ｑ７５の定電流回路とスイッチトランジスタＱ７３，Ｑ７６で構成されている。端子５１，５２に位相比較器７００からのアップ（ＴＵ），ダウン（ＴＤ）パルス信号によってＱ７３，Ｑ７６はオンし、その期間のパルス電流は上述した差動のＶ／Ｉ変換器９００の出力電流に加算され、ＣＣＯ１００の制御電流となる。
図１１に広帯域ＰＬＬ回路の線形化帰還制御の制御範囲設定特性例を示す。入力及び帰還側のＦ／Ｉ変換器３００，４００の突き合わせ帰還制御によって、図１１に示すように、ＣＣＯ１００に非線形性がある場合にも入力周波数のｆｉｎの高（ｆｉｎ（Ｈ）），低（ｆｉｎ（Ｌ））共に直線的に発振周波数ｆｖの中心を設定することができる。さらに、制御入力の±ΔＩ発生の基準をＣＣＯ１００の制御電流Ｉｖを基にしているので、発振周波数の制御範囲±Δｆ（Ｌ），±Δｆ（Ｈ）はそれぞれの周波数ｆｖ（Ｌ），ｆｖ（Ｈ）に比例した範囲で正規化される。このようにＣＣＯ１００の可変周波数範囲Δｆを中心周波数の設定値に比例して設定できることは、広帯域ＰＬＬ回路においてリークノイズ等の影響を受け易いループフィルタなどのダイナミック回路が分担する可変信号範囲を必要最小限に設計でき、ＰＬＬ回路による制御のＳ／Ｎ比向上の点で望ましい。
尚、これまでは広帯域ＰＬＬ回路について電流制御型発振器ＣＣＯとＦ／Ｉ変換器により説明してきたが、これは電圧制御型発振器ＶＣＯと周波数−電圧変換器（Ｆ／Ｖ）によっても同様に構成することができる。
図１２は、電圧制御型発振器ＶＣＯとＦ／Ｖ変換器によって構成した広帯域ＰＬＬ回路を示したものである。比例制御部３０００に適用するＦ／Ｖ変換器３１０、４１０はいずれもＦ／Ｉ変換器３００、４００の出力に抵抗を接続した構成としている。これは、Ｆ／Ｖ変換器３１０、４１０の入出力特性の直線性を補償するためである。
このように、電圧制御発振器ＶＣＯでも広帯域ＰＬＬ回路を実現することができるが、低電圧動作を実現するためには、電流制御型発振器ＣＣＯとＦ／Ｉ変換器により構成した広帯域ＰＬＬ回路の方が有効である。
以上説明したように非線形特性を有する発振器によって広帯域ＰＬＬ回路を実現する本発明の技術は、ＰＬＬ回路として動作帯域を極限まて高めうるので応用範囲が広がる。とりわけ、先端的なマイクロプロセッサでは素子の微細化，動作の低電圧化，高周波化が年々同時進行し、発振器の非線形性は著しく大きくなる。従って、このようなマイクロプロセッサに内臓されたクロック発生用のＰＬＬ回路として本発明の広帯域ＰＬＬ回路を適用することは特に有効である。
図１３はクロック発生回路として広帯域ＰＬＬ回路を内蔵したマイクロプロセッサの構成を示したものである。このマイクロプロセッサは、クロックを出力するための発振器１０１０と、発振器１０１０の発振周波数を制御する発振器制御部（ＣＰＧ）１０３０、発振器１０１０で発振されたクロック信号に基づいてデータの処理を行う論理部１２２０と、論理部１２２０と発振器制御部１０３０との間に接続された内部バス１２３０から構成されている。発振器１０１０は、広帯域ＰＬＬ回路１０１１、１０２１、選択器１０１３、１０１４、１０１７、１０２３、１０２４、分周器１０１２、１０２２、１０２７、バッファ１０２６、水晶発振器１０２５から構成されている。端子ＸＴＡＬ，ＥＸＴＡＬ間に接続される水晶発振器１０２５、または端子ＥＸＴＡＬに外付けされるパルスジェネレータのいずれかの基準クロックを選択器１０１７で選択し、選択された基準クロックは分周器１０２７で分周した後に広帯域ＰＬＬ回路１０２１へ入力される。広帯域ＰＬＬ回路１０２１からの出力は、選択器１０２３、１０１３へ入力されると共に、バッファ１０２６を介して出力端子ＣＫＩＯ及びＰＬＬ回路１０１１へ入力される。広帯域ＰＬＬ回路１０１１からの出力は選択器１０１３、１０２３へ入力される。このように選択器１０１３、１０２３は２つの広帯域ＰＬＬ回路１０１１、１０２１の出力を受けていずれか一方を選択する。選択器１０１３、１０２３で選択された信号は、それぞれ分周器１０１２、１０２２へ入力される。分周器１０１２、１０２２は入力された信号を３つの異なった周波数の信号に分周するものである。分周器１０１２によって分周された信号は選択器１０１４によって、いずれか１つが選択され内部クロックＩφとなる。分周器１０２２によって、分周された信号は選択器１０２４によっていずれか１つが選択され周辺クロックＰφとなる。また、それぞれの分周器１０１２、１０２２からの出力はそれぞれＰＬＬ回路１０１１、１０２１へフィードバックされる。
ＣＰＧ制御部１０３０は、端子ＭＤ０〜２の組合せによる外部からのモード制御情報とマイクロプロセッサからソフト的に設定された周波数制御レジスタ(ＦＲＱＣＲ)１０３２の情報によりクロック周波数制御回路１０３１で選択器１０１３、１０１４、１０１７、１０２３、１０２４を制御すると共に、ＰＬＬ回路１０１１，１０２１の周波数逓倍率、内部クロックの分周比、周辺クロックの分周比を制御する。またＰＬＬスタンバイ、ＰＬＬエネーブル、外部クロックの出力エネーブルなどの制御を行う。
更にＣＰＧ制御部は、バッテリ状態検出回路１０５０を備えている。このバッテリ状態検出回路１０５０は、バッテリの状態を検出し、このバッテリの状態に応じてクロック周波数を制御するための値をＦＲＱＣＲ１０３２に設定する。この設定に基づいて、発振器１０１０の分周器１０２７を制御し、クロックの周波数を制御する。
図１４はバッテリ状態検出回路１０５０の構成を示したものである。バッテリ状態検出回路１０５０は、定電流源１０５１，ダイオード１０５２，高いしきい値ＶＴＨを有するインバータ１０５３，低いしきい値ＶＴＬを有するインバータ１０５４，デコーダ１０５５で構成される。二つのインバータ１０５３，１０５４の入力には定電流源１０５１でバイアスされたダイオード１０５２の順方向降下電圧が基準電圧ＶＲＥＦとして入力され、基準電圧ＶＲＥＦとバッテリＢＡＴの電圧状態の比較により三つの状態が取りうる。すなわち、ＶＴＨ≧ＶＲＥＦ、ＶＴＨ＜ＶＲＥＦ≧ＶＴＬ、ＶＴＬ＜ＶＲＥＦの状態である。この状態は二値化信号として取り出され、ＦＲＱＣＲレジスタ１０３２に設定することにより、クロック周波数の選択が可能になる。このようにして、広範囲動作のＰＬＬを適用して動作クロック周波数をオンラインで最低な値に選ぶことかできるようになる。なお、このバッテリ状態検出回路１０５０はマイクロプロセッサの外部にあってもよく、この場合はバッテリ状態検出回路１０５０の出力を端子ＭＤ０〜２を介して入力する。
これにより、例えばバッテリの残量が少なくなった場合に、マイクロプロセッサのクロック周波数低くすることで、バッテリの使用時間を延ばすことができる。
ここでは、マイクロプロセッサの周辺回路としてバッテリの状態を検出する構成について説明したが、ＣＰＧ制御部にマイクロプロセッサに接続される周辺回路の動作状態又は内部状態を検出する検出回路を備えることにより、周辺回路の動作状態又は内部状態に応じてクロック周波数を可変にすることで、目的に応じたマイクロプロセッサの運用を行うことができる。
次に、ＰＬＬ部とプロセッサ中核部が異なる電源電圧で動作するプロセッサにＰＬＬ回路を適用した場合について説明する。例えば、プロセッサ内で３．３Ｖと１．８Ｖのそれぞれ異なった電源電圧で動作する領域がある場合、クロック発生回路内のＰＬＬ回路を動作させる領域によって電源電圧レベルの変換を行うためのインタフェース回路が必要になる。
図１５は、クロック発生用ＰＬＬ回路を外部とのインタフェース回路に用いる電源と同じ３．３Ｖ電源領域に配置した場合を示したものである。具体的には図１６に示すように３．３Ｖと１．８Ｖの動作信号のレベル変換インタフェースを点線で示した部分にレベル変換インバータ１０６１〜１０６８を配置する。このレベル変換インバータ１０６１〜１０６８はロジックスレショールドの値を使用するトランジスタの寸法を変えることにより実現することができる。このように、ＰＬＬ回路を３．３Ｖ領域で動作させれば、既存の実績のある３．３Ｖ動作のＰＬＬ回路を使うことができる。
次に、ＰＬＬ回路を図１７のように論理部と同一コアの１．８Ｖ電源領域に配置した場合について説明する。図１８は、この場合の構成を示したものであり点線部分にレベル変換インターフェース１０６６〜１０６８、１０７１〜１０７４を配置する。この場合はＰＬＬが低い１．８Ｖで動作するため低消費電力であること、論理部コアと同一電圧／プロセスなので動作マージン確保が容易なこと、コア部と一体化できるのでＩＰ化（ＡＳＩＣ化）し易い。
なお、これまではプロセッサ内で異なった電源領域を有する場合に既存のＰＬＬ回路を用いた場合について説明した。しかしながら既存のＰＬＬ回路は既に説明したように使用できる範囲が狭く、それぞれの電源に応じてＰＬＬ回路を作らなければならなかった。これに対して、本発明の広帯域ＰＬＬ回路は既に説明したように広帯域で動作可能であり、このように異なった電源領域を有するプロセッサに対しても広帯域ＰＬＬ回路の構成を変えることなく適用することができる。
次に、図１３で示したマイクロプロセッサを用いて構成したマイコンシステムを図１９に示す。このマイコンシステムは、マイクロプロセッサ１２００の外部に基準クロックを発振する発振器１０００と，この基準クロックを各部へ供給（分配）するためのクロック分配系１１００を有し，この分配系１１００により分配されるクロックを図１３に示すＣＫＩＯ端子から受けて処理を行うマイクロプロセッサ１２００，クロック分配系によって分配されたクロックを入力とし、マイクロプロセッサからの結果をバス１５００へ出力したり、また、バス１５００からデータを入力しマイクロプロセッサ１２００へ出力するインタフェース回路１４００、クロック分配系からのクロックを受けて、外部機器とのデータのやりとりを行う入出力機器１６０１〜１６０ｎから構成されている。これらマイクロプロセッサ１２００，インタフェース回路１４００，入出力機器１６０１〜１６０ｎは、それぞれ内部に広帯域ＰＬＬ回路１２１０，１４１０，１６１１〜１６１ｎを有し、クロック分配系から分配されたクロックを入力としている。これにより、マイクロプロセッサ１２００では、クロック分配系から受けたクロックにマイクロプロセッサ内部動作のクロックを広帯域ＰＬＬ回路１２１０により同期させ、それに同期した信号に基づいてメモリ１３００へのアクセスを行い、論理部１２２０で論理演算を行う。同様にして、インターフェイス回路１４００，入出力機器１６０１〜１６０ｎはクロック分配系から受けたクロックに同期してデータの入出力を行う。尚、本マイコンシステムではマイクロプロセッサを１つしか示さなかったが、これは複数あってもよい。この場合、マイクロプロセッサの広帯域ＰＬＬ回路１２１０へのクロック入力は、図１３の外部クロック入出力端子ＣＫＩＯを入力モードに選択することにより実現される。
このようなシステムに広帯域ＰＬＬ回路を用いることにより、装置内部のクロックスキューを小さくするとともに、マイクロプロセッサ，インターフェース回路，入出力機器間でクロックの位相を合致させることができるので、クロック同期によるデータ転送が短時間かつ容易に行える。
ここに示したマイクロプロセッサ１２００，インターフェイス回路１４００，入出力機器１６０１〜１６０ｎはそれぞれ１つの半導体基板上に構成されるものである。また、メモリ１３００を含めてこれら全てを１チップ上に構成する場合は、１つの広帯域ＰＬＬ回路でマイクロプロセッサ１２００，インターフェイス回路１４００，入出力機器１６０１〜１６０ｎにクロックを分配するように構成してもよい。
以上説明したように、入出力特性の直線性が高いＦ／Ｉ変換器あるいはＦ／Ｖ変換器を用いて制御系を構成することにより発振器の特性に依存しないで線形制御を行うことを可能としており、発振器の特性が不明であっても広帯域ＰＬＬ回路を実現することができる。
本発明の広帯域ＰＬＬを実現するためには、発振器の非線形性が大きくても、その特性が単調な増加或いは減少する特性であればよい。従って、広帯域な発振特性を有するが制御入力に対する出力の非線形性が大きすぎたり感度が高すぎて従来は可変発振器としての利用が困難であった各種の発振器を使って広帯域ＰＬＬ回路を実現することができる。
以下に、本発明に利用することができる発振器について説明する。
図２１に基板電圧制御のリングカウンタによる可変発振回路を示す。図２１においても既に示した図６と同一若しくは等価なものには同一符号を付してある。本発振器は、電流加算回路２００，リングカウンタ２４０，電流加算回路２００とリングカウンタ２４０とを接続するための制御インターフェイス回路２３０により構成されている。インターフェイス回路２３０は電圧増幅段を構成するトランジスタＱ７１とカレントミラー対のＰＭＯＳトランジスタＱ７２〜Ｑ７４，ＮＭＯＳトランジスタＱ７５，Ｑ７６、及び抵抗Ｒ６，Ｒ７で構成している。リングカウンタ２４０を構成するインバータ段のＰＭＯＳトランジスタＱ２１〜Ｑ２ｎの基板電極は、インターフェイス回路２３０の抵抗Ｒ７へ接続され、同様にＮＭＯＳトランジスタＱ３１〜Ｑ３ｎの各基板電極もインターフェイス回路２３０の抵抗Ｒ６へ接続されている。
このような構成における本可変発振回路の動作は次のようになる。
電流加算回路２００において、設定電流ＩｃとＦ／Ｉ変換器３００からの出力電流Ｉｏは差をとられ、Ｉｃ＞Ｉｏなら端子３０の電圧は低く、トランジスタＱ７１はカットオフないし、極めて低電流となり、インターフェイス回路２３０のカレントミラー回路にはほとんど電流が流れない。従ってインターフェイス回路２３０の抵抗Ｒ６，Ｒ７の電圧降下は、ほぼ０となり、リングカウンタ２４０の各トランジスタは基板バイアスがなく相対的に高い周波数で発振する。次に、Ｉｃ≦Ｉｏなら電流加算回路２００の端子３０の電圧は上昇し、インターフェイス回路２３０のトランジスタＱ７１に電流が流れ、カレントミラー回路の各トランジスタＱ７２〜Ｑ７４、Ｑ７５，Ｑ７６は順バイアスされて電流が流れる結果、抵抗Ｒ６，Ｒ７は電圧降下、すなわち基板電圧が生じてリングカウンタ２４０の回路電流が減少し、発振周波数は低下する。従って、電流加算回路２００とトランジスタＱ７１からなる電流加算の利得が十分高く、リングカウンタ２４０の出力がＦ／Ｉ変換器（図示せず）を介して電流加算回路２００の端子３０に負帰還されている状態では、Ｉｃ＝Ｉｏとなって非線形な発振特性は線形化される。図２２は、別の発振器を示したもので、リングカウンタ２４０の周波数可変手段として、電源電圧を可変する回路を有している。この回路は、電流加算回路２００の電流Ｉｃ，Ｉｏの大小に応じてトランジスタＱ７１の抵抗Ｒ５の端子電圧が変化し、複数トランジスタＱ７７１〜Ｑ７７ｎからなるソースホロワの出力電圧を変えてリングカウンタ２４０の発振周波数を変化させる。電源電圧を変化させたリングカウンタ２４０の出力は電流電圧比例して各インバータ段のしきい値も変化するから、外部に安定な出力振幅を取り出すためには、何らかのレベルシフトが必要になる。図１５の回路においては、出力段インバータＩｎｖ５を結合容量ＣｃとダイオードＤ１１，Ｄ１２からなる非線形抵抗のバイアスを用いた交流増幅回路で実現している。
図２０に、更に別の発振器の回路を示す。図２０においては、リングカウンタを構成するインバータ段は、増幅器としてのトランジスタＱ３１をダイオードＱ３１´の並列回路で構成し、インバータ段には定電流トランジスタＱ１１を介して定電流Ｉｖが給電される。次段以降も同様の構成であり奇数段でリングカウンタを構成している。このインバータ段の動作は、トランジスタＱ３１がオフ状態では、Ｑ１１の定電流はダイオードＱ３１´に流れ、出力電圧はダイオードでクランプされている。次いでＱ３１がオンになると電流はダイオードＱ３１´からトランジスタＱ３１に切り替わり、出力電圧は接地電圧となり、オン／オフに応じて１ダイオード分の振幅が得られる。
この回路の出力振幅はダイオードによってリミットされるため、振幅は制御電流Ｉｖに正比例せず、Ｉｖの平方根（√Ｉｖ）に比例する。従って出力周波数の平方根（√）の特性となり、非線形性が大きいので実用範囲は制約されていたが、本発明の線形化ＣＣＯ技術によって実用化帯域が広帯域化できるＣＣＯの好適例となる。図１５のＣＣＯとしての利点として、（１）直列トランジスタ数が少ないので低電圧動作が容易であり、（２）出力電圧を接地側でダイオードクランプしているので電源電圧ノイズ及び影響を低減できる。等があげられる。
以上のように、本発明では発振器の非線形性が大きくても、また、発振出力の振幅が変化するような場合でも広帯域ＰＬＬ回路を実現することができ次のような利点がある。
（１）ＣＣＯの非線形性を線形化できるため使用できる周波数範囲が２〜３倍広がる。
（２）負帰還制御による線形化技術なので非線形性の細部が不明でも広く適用できる（応用範囲が広く設計容易）。
（３）ＬＳＩの微細化，低電圧化，高周波化に伴なう非線形補正ができるのでそれらの進展に対応し易い。
（４）入出力周波数に正確に対応した系のパラメータ管理ができるので広範囲動作（例えば周波数範囲１０倍）のＰＬＬが実現でき、少ないＰＬＬの種類で応用範囲が広がるため経済的である。
（５）ＰＬＬの中心周波数設定が正確にできるため、引き込み時間が短縮できる。
（６）正確な中心周波数が設定できるので、可変制御範囲を必要最小範囲にでき、制御系のノイズ，ジッタ等を少なくできる。
（７）Ｖ／Ｉ変換を差動で動かしているので、特性変動やプロセスばらつきの影響を低減でき高精度化する。
以上説明したように、本発明によれば、発振器の特性に関わらず負帰還制御により線形制御を可能とし、広範囲に動作可能なＰＬＬ回路を実現することができる。
また、このＰＬＬ回路を使うことにより消費電力を大幅に低減するシステムを構成することができる。
次に、既に説明した広帯域ＰＬＬ回路に適用できる電流スイッチについて説明する。尚、この電流スイッチは他にも一般のＰＬＬ回路、Ａ／Ｄ変換回路、あるいはＤ／Ａ変換回路にも適用することかできる。
図２３は、本発明の第一実施形態である電流スイッチ回路の概略構成図である。
ここで、Ｑ１１０は電流スイッチとして機能するＭＯＳトランジスタ、Ｑ１２０はバイアス電流Ｉｓを流すＭＯＳダイオード、Ｉｎｖ１３はＭＯＳトランジスタＱ１１０駆動用の電圧スイッチとして機能するＣＭＯＳインバータ、そして、１４は負荷である。
ＭＯＳトランジスタＱ１１０のゲートは、バイアス電流Ｉｓを流すＭＯＳダイオードＱ１２０と接続されている。これにより、ＭＯＳトランジスタＱ１１０のゲートに順バイアス電圧が印加される。また、ＭＯＳトランジスタＱ１１０のドレインは、負荷１４に接続されている。なお、ＭＯＳトランジスタＱ１１０およびＭＯＳダイオードＱ１２０は、ＭＯＳトランジスタＱ１１０の導通時にバイアス電流Ｉｓと等しい電流を流すカレントミラー回路を構成している。
ＣＭＯＳインバータＩｎｖ１３は、相補対性出力回路であり、高低両出力レベルとも低出力インピーダンスとなる。このＣＭＯＳインバータＩｎｖ１３の出力は、ＭＯＳトランジスタＱ１１０のソース（低電圧側電極）に接続されている。また、このＣＭＯＳインバータＩｎｖ１３の電源側電極は、それぞれ接地ＧＮＤ、電源Ｖｃｃに接続されている。
ここでは、負荷１４を、シンク電流Ｉｏｓおよびソース電流Ｉｏ’ｓの双方に対応できる一般性のある回路で示すため、カレントミラー回路で構成している。ただし、負荷１４はカレントミラー回路に限定されるものではない。
上記構成の電流スイッチ回路では、入力１６に入力された制御信号の電圧値Ｖｉにより変化するＣＭＯＳインバータＩｎｖ１３の出力レベルにしたがい、ＭＯＳトランジスタＱ１１０が開閉する。
すなわち、制御信号の電圧値Ｖｉが０の場合、ＣＭＯＳインバータＩｎｖ１３の出力はＶｃｃレベルになる。この場合、ＭＯＳトランジスタＱ１１０のソース−ゲート間は、逆バイアス状態になるため、ＭＯＳトランジスタＱ１１０は、遮断状態になる。
一方、制御信号の電圧値ＶｉがＶｃｃレベルに変化すると、ＣＭＯＳインバータＩｎｖ１３の出力は０レベルになる。この場合、ＭＯＳトランジスタＱ１１０は、順バイアス状態になる。このため、ＭＯＳトランジスタＱ１１０は導通状態になり、回路電流Ｉｏ（Ｉｓと略等しい）が流れる。
これにより、Ｖｃｃレベルの制御信号の印加時間に対応した時間だけ、負荷１４に電流を流す。
図２４は、図２３に示す電流スイッチ回路を、Ｖｃｃ＝２．５ＶのＣＭＯＳＬＳＩで構成した場合に、当該回路の入出力動作波形がどのようになるかシミュレートした結果を示す図である。なお、動作条件は、バイアス電流Ｉｓ＝１０μＡ、制御信号のパルス幅ｔｉ＝ｌｎｓ、該パルス幅の立ち上り／立ち下り時間＝１００ｐｓである。
本実施形態の電流スイッチ回路では、ＣＭＯＳインバータＩｎｖ１３の出力インピーダンスが、高低両出力レベルともに低インピーダンスとなる。このため、ＭＯＳトランジスタＱ１１０を流れる回路電流Ｉｏのスイッチング過渡期間は、立ち上りおよび立ち下りともに、ＣＭＯＳインバータＩｎｖ１３の出力電圧が、ＭＯＳトランジスタＱ１１０のバイアス電圧幅（０Ｖ〜ＶＤ（＝ＭＯＳダイオードＱ１２の両端間電圧））を横切って変化する期間に略限定される。このため、非常に短い整定時間を実現することができる。
なお、図２４において、回路電流Ｉｏのスイッチング過渡期間におけるノイズ分は、ＣＭＯＳインバータＩｎｖ１３を構成するＭＯＳトランジスタのゲート−ドレイン間の寄生容量への入力波形の微分ノイズである。立ち上りおよび立ち下りの電流ノイズは、１回のスイッチ・オンでＭＯＳトランジスタＱ１１０を流れる電流の理想的な値Ｉｓ・ｔｉ積に対して誤差分となるが、Ｉｓ＝１０μＡ、ｔｉ＝ｌｎｓという小さな動作条件においても、その誤差分は１〜２％程度にすぎない。
本実施形態では、駆動段として、出力レベルが高、中、低レベルとも低出力インピータンスである相補対性出力のＣＭＯＳインバータＩｎｖ１３を用いている。さらに、ＣＭＯＳインバータＩｎｖ１３の出力を電流スイッチであるＭＯＳトランジスタＱ１１０のソース（低電圧側電極）に接続して、ＭＯＳトランジスタＱ１１０を駆動することで、ＣＭＯＳインバータＩｎｖ１３の出力をＭＯＳトランジスタＱ１１０のゲート（高電圧側電極）に接続して、ＭＯＳトランジスタＱ１１０を駆動する場合に比べて、ＭＯＳトランジスタＱ１１０の被制御端子に生ずる寄生容量が小さくなるようにしている。
このようにすることで、電流スイッチ駆動の整定時間は、一般にスイッチングトランジスタの寄生容量による過渡時間に依存するので、駆動段の出力インピーダンスを立ち上りおよび立ち下りともに小さくすることができ、これにより、ＭＯＳトランジスタＱ１１０の整定時間を短縮することができ、したがって、電流スイッチを高速に動作させることができる。たとえば、ＭＯＳＬＳＩではＧＨｚ動作、パワー回路ではＭＨｚ動作が可能となる。
また、本実施形態では、電流スイッチをソース駆動しているので、電流スイッチをゲート駆動した場合に比べ、出力側へのミラー効果や駆動のトランジェントノイズを小さくすることができる。このため、スイッチング制御の精度を高めることができる。
さらに、本実施形態では、駆動段に相補対性出力回路を用いているので、駆動段の電源に対する直列素子数を少なくすることができる。このため、低電圧動作が可能となり、駆動電力を低くすることができる。たとえば、ＭＯＳＬＳＩでは、１Ｖ程度の電源電圧で動作が可能となる。
その他、本実施形態は、回路が簡単、動作が確実であるなどの多くの利点を有する。
次に、本発明の広帯域ＰＬＬ回路のチャージポンプ回路８００、Ｔ／Ｉ変換器９５０に電流スイッチを適用した構成を図２５に示す。尚、図２５に示した構成は図９に示したＶ／Ｉ変換器９００の出力を電流加算器１００へ入力するように構成したものである。また、図９に示した係数回路ｂ２ ９６０を介してＴ／Ｉ変換回路へ入力される調整信号は省略している。
位相比較回路７００の入力端子２１１，２１２各々に入力された信号の位相差に対応して、出力端子２１３に図２５のＡ部に示すようなＵＰの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路８００のＣＭＯＳインバータＩｎｖ２２２の出力がＭＯＳトランジスタＱ２２１のソースに印加される。これにより、ＭＯＳトランジスタＱ２２１が、このバルス信号のパルス幅（位相差パルス幅）の期間だけ導通し、キャパシタＣＦ２２０を充電する。キャパシタＣＦ２２０の電圧増加分は、Ｖ／Ｉ変換回路２３および電流加算回路２５を介して、ＣＣＯ１００に入力される。これを受けて、ＣＣＯ１００は、発振周波数ｆｖを増加させる。
また、出力端子２１３から出力されたＵＰの位相差パルス信号により、Ｔ／Ｉ変換回路９５０のＣＭＯＳインバータＩｎｖ２４２の出力がＭＯＳトランジスタ２４１のソースに印加される。これにより、ＭＯＳトランジスタＱ２４１が、位相差パルス幅の期間だけ導通し、電流加算回路１１０のリード制御入力に、電流を加える方向の系の安定化リード制御信号を印加する。
一方、位相比較回路７００の入力端子２１１、２１２各々に入力された信号の位相差に対応して、出力端子２１４に図２５のＢ部に示すようなＤＯＷＮの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路８００のＣＭＯＳインバータＩｎｖ２２４の出力がＭＯＳトランジスタＱ２２３のソースに印加される。これにより、ＭＯＳトランジスタＱ２２３が、位相差パルス幅の期間だけ導通し、キャパシタＣＦ２２０を放電する。キャパシタＣＦ２２０の電圧減少分は、Ｖ／Ｉ変換回路９００および電流加算回路１００を介して、ＣＣＯ１００に入力される。これを受けて、ＣＣＯ１００は、発振周波数ｆｖを減少させる。
また、出力端子２１４から出力されたＤＯＷＮの位相差パルス信号により、Ｔ／Ｉ変換回路９５０のＣＭＯＳインバータＩｎｖ２４４の出力がＭＯＳトランジスタ２４３のソースに印加される。これにより、ＭＯＳトランジスタＱ２４３が、位相差パルス幅の期間だけ導通し、電流加算回路１１０のリード制御入力に電流を引き抜く方向の系の安定化リード制御信号を印加する。
図２５に示す、本実施形態の電流スイッチ回路を適用した広帯域ＰＬＬ回路では、電流スイッチの動作が高速であり、かつ電流パルス出力の充放電の対称性が良いため、何らの補正もなしに狭パルス（たとえば１００ｐｓ以下）動作が可能となる。したがって、ＰＬＬとして数ｌ００ＭＨｚ〜数ＧＨｚの動作も可能になる。また、各電流スイッチの構成が簡単で且つ低電圧（たとえば２Ｖ以下）動作が可能であるため、一般のＰＬＬ回路に適用しても近年の高速マイクロプロセッサのクロック発生器に必要な低電圧広帯域ＰＬＬを実現することができる。
なお、当然のことながら、図２５に示す広帯域ＰＬＬ回路を構成するＭＯＳトランジスタ、ＭＯＳダイオード、およびＣＭＯＳインバータは、１つのＬＳＩに作り込むことが可能である。
次に、本発明の第一実施形態である電流スイッチ回路をＤ／Ａ変換回路に適用した場合について説明する。
図２６は、本発明の第一実施形態である電流スイッチ回路が適用された電流加形のＤ／Ａ変換回路の概略構成図である。
図２６に示すＤ／Ａ変換回路は、入力となるディジタル信号のビットＭＳＢ〜ＬＳＢ各々に対応するように、２進で重み付けがなされた複数の電流スイッチ回路（ＭＯＳトランジスタＱｘ、ＣＭＯＳインバータＩｎｖｘ、ただし、１≦ｘ≦ｎ、ｎは入力ディジタル信号のビット数）を備えて構成されている。
各電流スイッチ回路のＭＯＳトランジスタＱｘは、ドレインが帰還抵抗Ｒｆを有するオペアンプＡｍｐ３１０の（−）入力側端子に接続され、また、ゲートが共通して接続され、さらに、ソースが、対応するＣＭＯＳインバータＩｎｖｘの出力に接続されている。なお、各ＭＯＳトランジスタＱｘのゲートは、基準電流Ｉｓを流すＭＯＳダイオードＱ３２０によってバイアスされるカレントミラー回路を構成している。
各電流スイッチ回路のＣＭＯＳインバータＩｎｖｘには、入力となるディジタル信号の対応するビットが入力される。各ＣＭＯＳインバータＩｎｖｘの電源は、ＧＮＤと−ＶＤである。ＶＤの値は、基準バイアス用のＭＯＳダイオードＱ３２０の動作電圧よりも僅かに大きい値である必要がある。しかしながら、電流バイアス回路を用いているので、−ＶＤの安定度は悪くてもよい。
次に、図２６に示すＤ／Ａ変換回路の動作について説明する。
たとえば、入力ディジタル信号のＭＳＢが「Ｈ」であるとする。この場合、ＭＳＢに対応する電流スイッチ回路のＣＭＯＳインバータＩｎｖ１の出力が−ＶＤとなる。これにより、電流スイッチＱ１００は導通し、オペアンプＡｍｐ３１０の（−）入力共通線からＭＳＢに応じた電流ＩＭＳＢを流す。したがって、オペアンプＡｍｐ３１０の出力端子には、Ｒｆ・ＩＭＳＢなる出力電圧が発生する。
ここでは、一例として、入力ディジタル信号のうち、ＭＳＢのビット入力動作について説明したが、他のビットの入力動作についても同様である。
図２６に示すＤ／Ａ変換回路では、動作速度が極めて高速な本実施形態の電流スイッチ回路を適用しているので、オペアンプＡｍｐ３１が反転出力なのと相まって、整定を短かくすることができる。したがって、高速なＤ／Ａ変換器を、比較的簡単な構成で且つ安価に提供することが可能となる。
なお、当然のことながら、図２６に示すＤ／Ａ変換回路を構成するＭＯＳトランジスタ、ＭＯＳダイオード、およびＣＭＯＳインバータは、１つのＬＳＩに作り込むことが可能である。
次に、本発明の第二実施形態について説明する。
図２７は、本発明の第二実施形態である電流スイッチ回路の概略構成図である。図２７に示す電流スイッチ回路は、スイッチング電源などの基本回路となる高電圧パワースイッチング回路である。
ここで、Ｑ４１０は電流スイッチとして機能するパワーＭＯＳトランジスタ（ＦＥＴ）、Ｉｎｖ４２はパワーＭＯＳトランジスタＱ４１０駆動用の電圧スイッチとして機能する相補インバータ、Ｉｎｖ４３はインバータＩｎｖ４２駆動用のＣＭＯＳインバータである。
パワーＭＯＳトランジスタＱ４１０は、ゲートが順バイアス電源Ｖｂに接続され、ドレインがコンバータトランス４５を介して高電圧電源Ｖｓ（たとえば＋１２０Ｖ）に接続され、そして、ソースが相補インバータＩｎｖ４２の出力に接続されている。
相補インバータＩｎｖ４２は、低電圧のパワーＭＯＳトランジスタＱ４７０およびＱ４８０で構成された相補対性出力回路である。パワーＭＯＳトランジスタＱ４７０およびＱ４８０のドレインは共通して接続され、それが相補インバータＩｎｖ４２の出力となっている。また、パワーＭＯＳトランジスタＱ４７０およびＱ４８０のゲートは共通して接続され、それが相補インバータＩｎｖ４２の入力となっている。また、パワーＭＯＳトランジスタＱ４７０のソースは電源Ｖｃｃに接続され、パワーＭＯＳトランジスタＱ４８０のソースは接地ＧＮＤされている。
ＣＭＯＳインバータＩｎｖ４３には、電源として、Ｖｃｃおよび接地ＧＮＤが供給されている。
ここで、各パワーＭＯＳトランジスタの容量を例示すると、Ｑ４１０は２００Ｖ／１０Ａ、Ｑ４７０およびＱ４８０は、電源の同期整流用途の１５Ｖ／１０Ａなどである。また、各インバータに供給される電源Ｖｃｃおよびバイアス電源Ｖｂは、電流スイッチであるパワーＭＯＳトランジスタＱ４１０の非飽和動作ゲート電圧ＶＧonに対し、ＶＧon＜Ｖｂ＜Ｖｃｃとなるように選んである。たとえば、ＶＧon＝４Ｖ、Ｖｂ＝６Ｖ、Ｖｃｃ＝８Ｖである。
上記構成の電流スイッチ回路では、ＣＭＯＳインバータＩｎｖ４３の入力端子４９に、高周波のパルス信号が印加されると、相補インバータＩｎｖ４２の出力には、電源Ｖｃｃおよび接地ＧＮＤ間の電位差を振幅とするパルス信号が現れる。これを受けて、パワーＭＯＳトランジスタＱ４１０は、相補インバータＩｎｖ４２の出力がＧＮＤ側電位のときに導通し、Ｖｃｃ側電位のときに遮断する。
本実施形態において、パワーＭＯＳトランジスタＱ４１０のソース側の寄生容量は少なくない。しかし、相補インバータＩｎｖ４２の出力インピーダンスは、「Ｌ」出力時はパワーＭＯＳトランジスタＱ４８０のオン抵抗となり、「Ｈ」出力時はパワーＭＯＳトランジスタＱ４７０のオン抵抗となる。そして、中間出力では、パワーＭＯＳトランジスタＱ４７０およびＱ４８０のダイオード抵抗の並列となるため、何れのレベルにおいても低出力インピーダンスとなる。
このため、パワーＭＯＳトランジスタＱ４１０の寄生電荷を、相補インバータＩｎｖ４２の何れの出力レベルにおいても、急速に放電することができる。したがって、電流スイッチ回路としての動作は、略理想的な駆動となり高速化する。
たとえば、Ｖｓ＝＋１２０Ｖ、ＶＧon＝４Ｖ、Ｖｂ＝６Ｖ、Ｖｃｃ＝８Ｖといった電圧条件において、スイッチング周波数１〜１０ＭＨｚでの動作が可能となる。これにより、コンバータトランス４５や平滑キャパシタなどを小形化することができる。本実施形態の電流スイッチ回路は、超音波ドライバなどへの応用にも好適である。
なお、本実施形態の電流スイッチ回路において、電流スイッチとなるパワーＭＯＳトランジスタＱ４１０のゲートに印加される順バイアスが定電圧である場合、当該電流スイッチ駆動用の相補対性出力の電圧スイッチは、さらに多用な変形が可能である。
図２８は図２７に示す本発明の第二実施形態の変形例を示す図である。
図２８に示す変形例では、図２７に示す第二実施形態において、低電圧のパワーＭＯＳトランジスタＱ４７０およびＱ４８０で構成された相補インバータＩｎｖ４２に代えて、バイポーラ形トランジスタＱ５１０、Ｑ５２０でなる相補エミッタホロワＤｒｖ５０を用いている。相補エミッタホロワＤｒｖ５０を用いることにより、ＭＯＳインバータを用いた場合よりも、さらに低出力インピーダンス化を図ることができ、これにより電流スイッチのスイッチング速度を向上させることが可能となる。
次に、本発明の第三実施形態について説明する。
図２９は、本発明の第三実施形態である電流スイッチ回路の概略構成図である。なお、図２９において、図２３に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図２９に示す第三実施形態の電流スイッチ回路が、図２３に示す第一実施形態の電流スィッチ回路と異なる点は、ＣＭＯＳインバータＩｎｖ１３のＶｃｃ側電源電極と電源Ｖｃｃとの間に、電源降下用のＭＯＳダイオードＱ６０を挿入したことである。その他の構成は、図２３に示す第一実施形態のものと同様である。
本実施形態によれば、ＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。電流スイッチ回路を構成する各ＭＯＳトランジスタのしきい値が小さくなり、コンダクタンスｇｍが向上すれば、駆動電圧振幅は必要最小限でよいので、回路の低消電力化や低ノイズ化に有効である。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態において、電源降下用のＭＯＳダイオードＱ６０の代わりに、その他の電圧降下手段を用いることも可能である。
次に、本発明の第四実施形態について説明する。
図３０は、本発明の第四実施形態である電流スイッチ回路の概略構成図である。なお、図３０において、図２３に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図３０に示す第四実施形態の電流スイッチ回路が、図２３に示す第一実施形態の電流スイッチ回路と異なる点は、ＣＭＯＳインバータＩｎｖ１３の出力と接地ＧＮＤとの間に、出力レベルの最大値を制限するためのＭＯＳダイオードＱ６２を挿入したことである。その他の構成は、図１に示す第一実施形態のものと同様である。
本実施形態においても、上記説明した本発明の第三実施形態と同様に、ＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態では、ＣＭＯＳインバータＩｎｖ１３を構成するＰＭＯＳトランジスタのサイズと、ＭＯＳダイオードＱ６２のサイズとを調節することで、しゃ断レベルを任意に設定できるが、反面、ＭＯＳダイオードＱ６２による電力消費が増加する。
また、本実施形態において、ＭＯＳダイオードＱ６２の代わりに、その他の振幅調節手段を用いてＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを調節するようにしてもよい。
なお、上記の各実施形態では、電流スイッチとしてＭＯＳトランジスタを用いたものについて説明したが、本発明に用いる電流スイッチはＭＯＳトランジスタに限定されるものではない。たとえば、バイポーラ形トランジスタでもよい。また、パワー電流スイッチとしては、ＩＧＢＴやその他の半導体スイッチを適用することが可能である。
また、上記の各実施形態では、電圧スイッチとして、ＣＭＯＳインバータ、あるいは２つのバイポーラ形トランジスタでなる相補エミッタホロワを用いたものについて説明したが、本発明で用いる電圧スイッチは、高低両レベルとも低出力インピーダンスを有する相補対性出力回路であればよい。
以上説明したように、本発明の電流スイッチ回路によれば、スイッチのオン／オフ双方向ともにスイッチ時間を短縮することができる。また、低電圧動作が可能となる。Phase synchronization circuit, information processing device and information processing system
Technical field
The present invention relates to a phase locked loop (PLL) circuit that performs linearization control of a controlled oscillator (VCO / CCO) and an information processing system using the same, and is suitable for application to a clock generation circuit integrated in a microprocessor. Technology. The present invention also relates to a current switch circuit, and particularly requires a high-speed analog switch such as a phase locked loop (PLL) circuit, an analog / digital (A / D) conversion circuit, or a digital / analog (D / A) conversion circuit. The present invention relates to a current switch circuit suitable for the circuit described below.
Background art
2. Description of the Related Art A phase-locked loop circuit (hereinafter, referred to as a PLL circuit) has been frequently used as a built-in clock generator of a microprocessor in recent years, and its operating frequency has been widened and increased according to the application of the microprocessor.
In order to operate the PLL circuit over a wide range, some kind of bias generation and control means proportional to the operating frequency is required. Several techniques have been disclosed as means for achieving this.
For example, Japanese Unexamined Patent Publication No. Hei 4-37219 discloses that since the loop filter output voltage of the PLL circuit also moves at the point where the operating frequency moves from a predetermined value, the bias for detecting the loop filter voltage and constantly controlling the voltage to Vcc / 2 is used. A technique for realizing a stable operation by adding control is described. Further, in JP-A-2-230821 and JP-A-8-139597, an operating point of a current controlled oscillator (hereinafter, referred to as CCO) in a PLL circuit is set using a replica circuit having the same delay characteristic as that of the CCO. It describes that the operation of the CCO is set in proportion to the input operating frequency, thereby realizing a stable operation.
However, in the above prior art, the circuit is configured and controlled on the assumption that the input / output characteristics of the CCO, which is a necessary condition for operating the PLL circuit in a wide range, are linear. However, in general, the input / output characteristics of the CCO in the high frequency region are non-linear characteristics. In this case, the set point of the center frequency and the control gain of the CCO are also non-linear. It is out of the designed value, and stable operation cannot be performed. Therefore, there is a problem that the operation must be restricted to a low-frequency side of the CCO having good linearity in order to perform a stable operation.
In general, a PLL circuit controls an oscillator in accordance with the phase difference between an input signal and an oscillation signal of the oscillator. In order to perform this control, the frequency difference between the input signal and the oscillation signal is within a certain range. Otherwise, the function as a PLL circuit is not fulfilled. That is, there is a problem that the PLL circuit can be applied only in a range where the frequency difference between the input signal and the oscillation signal is limited.
On the other hand, in the LSI technology in this field, saturation of CCO characteristics and other non-linearity have been increasing year by year due to progress in miniaturization, lower voltage, and higher frequency, and the demand for wide-range operation design in PLL circuits has been increasing. It makes it extremely difficult to realize.
Conventionally, a cascode switch circuit or a current switch circuit having a low-impedance level shift drive stage is used for a circuit requiring a high-speed analog switch such as a PLL circuit, an A / D converter circuit, or a D / A converter circuit. Have been. For a current switch circuit having a level shift drive stage, see Shahe Graeme, "Improved D / A Converter Improves Conversion Time," ED Magazine, March 15, 1971, pp. 39-41 (J. Grame "Monolithic D / A Improves Conversion Time", EDN Magazine, March 15, pp.39-41).
By the way, the cascode switch circuit described above cannot sufficiently reduce the switch-off time because of the time constant caused by the parasitic capacitance at the time of switch-off. Therefore, the speed of the switch cannot be sufficiently increased.
Further, in the current switch circuit having the above-described level shift drive stage, the level shift drive stage is complicated (the number of serial elements is large) and is easily affected by variations in elements. For this reason, the level shift drive stage is constituted by an emitter follower, and the drive stage is operated at a high voltage. Therefore, a current switch circuit having a level shift drive stage is not suitable for reducing the voltage of an LSI. If an attempt is made to operate at a low voltage, the driving impedance of the switching signal in the decreasing direction of the emitter current becomes higher than the driving impedance of the increasing direction of the current, and the switching time becomes asymmetrically long. Therefore, the speed of the switch cannot be sufficiently increased.
Disclosure of the invention
The present invention has been made in view of such a problem, and a first object of the present invention is to eliminate a deviation of a center frequency setting based on a nonlinearity of a CCO and an unstable factor of a control gain of a loop, and to provide an optimum method. An object of the present invention is to realize a PLL circuit that can operate in a wide range while retaining control loop parameters. This includes a first feedback circuit for generating a second clock signal whose phase is synchronized with the input first clock signal, and a second feedback circuit having a frequency substantially equal to the input first clock signal. And a second feedback circuit for generating a clock signal.
A first control signal generator for generating a first control signal for integrating and controlling the output signal based on the input signal; and a second control signal for proportionally controlling the output signal based on the input signal. And a oscillator that outputs a clock signal based on the first control signal and the second control signal.
In other words, even when the phase between the input frequency and the output frequency cannot be synchronized due to the phase difference, the phase can be synchronized by first eliminating the difference between the frequency of the input frequency and the output frequency by proportional control, A stable operation over a wide band can be realized.
A second object of the present invention is to provide a converter for performing a more accurate loop control. This is because a charging / discharging circuit configured by a CMOS inverter and a capacitor that performs charging / discharging based on a manually input signal and a conversion circuit configured by a current mirror filter can greatly improve the linearity of input / output characteristics. Therefore, by configuring the proportional control unit using this conversion circuit, highly accurate control can be performed.
A third object of the present invention is to provide a microcomputer which operates at an optimum clock frequency according to an operating environment using a PLL circuit which can operate in a wide range. This is an information processing system having an information processing device that performs data processing based on a clock frequency, and a circuit connected to the information processing device and outputting an internal state. By making the clock frequency variable based on the internal state, it is possible to realize a system that executes an optimal operation according to the environment.
A fourth object of the present invention is to provide a current switch circuit capable of shortening the switch time in both ON / OFF switching of the switch. Another object of the present invention is to provide a current switch circuit capable of operating at a low voltage. This is achieved by providing the current switch with a current switch having a forward biased control electrode and a voltage switch for driving the current switch having a complementary output, the output of which is connected to the low voltage side electrode of the current switch. Can be.
Here, as the current switch, for example, a MOS transistor, a bipolar transistor, or a semiconductor switch such as an IGBT can be applied. This current switch may constitute a constant current circuit.
Further, as the complementary switch output voltage switch, for example, a CMOS inverter or a bipolar complementary emitter follower can be applied.
According to the present invention, when the control signal in the “open” direction is applied to the input of the voltage switch, the output of the voltage switch outputs the low-voltage side electrode voltage of the forward-biased current switch. Change the current switch in the direction to cut off. This causes the current switch to shut off quickly.
On the other hand, when a control signal in the “closed” direction is applied to the input of the voltage switch, the output of the voltage switch changes in a direction for conducting the low-voltage-side electrode voltage of the current switch. This causes the current switch to conduct rapidly.
Here, in the present invention, a voltage switch having complementary output characteristics is used as a drive stage of the current switch. The voltage switch having the complementary output characteristic has low output impedance at both high and low output levels, so that the switch time can be sufficiently reduced in both ON / OFF switching of the switch.
Further, since the drive stage of the current switch is constituted by a voltage switch having complementary output characteristics, the number of series elements in the drive stage can be reduced. Therefore, it can be operated at a low voltage.
BRIEF DESCRIPTION OF THE FIGURES
FIG. 1 is a diagram showing a basic configuration of a wideband PLL circuit according to the present invention.
FIG. 2 is a diagram showing a configuration of the wideband PLL circuit of the present invention.
FIG. 3 is a diagram showing the input / output characteristics of the proportional control unit and the oscillator of the broadband PLL circuit of the present invention.
FIG. 4 is a diagram showing a basic configuration of a proportional control unit of the wideband PLL circuit of the present invention.
FIG. 5 is a diagram showing a circuit configuration of the current conversion circuit and the oscillation circuit of the present invention.
FIG. 6 is a diagram showing a circuit configuration of the F / I converter of the present invention.
7A and 7B are diagrams showing input / output characteristics of the F / I converter shown in FIG.
FIG. 8 is a diagram showing a configuration of another F / I converter of the present invention.
FIG. 9 is a block diagram showing a detailed configuration of the wideband PLL circuit according to the present invention.
FIG. 10 is a diagram showing a circuit configuration of the wideband PLL circuit of the present invention.
FIG. 11 is a diagram showing input / output characteristics of the broadband PLL circuit of the present invention.
FIG. 12 is a diagram showing another configuration of the wideband PLL circuit of the present invention.
FIG. 13 is a diagram showing a circuit configuration of a microprocessor to which the wideband PLL circuit of the present invention is applied.
FIG. 14 is a diagram showing a circuit configuration of the battery state detection circuit of FIG.
FIG. 15 is a diagram showing a first arrangement power supply area of a PLL circuit in a microprocessor operated by two power supplies.
FIG. 16 is a diagram showing a specific circuit configuration of the microprocessor of FIG.
FIG. 17 is a diagram showing a second arrangement power supply region of a PLL circuit in a dual power supply operation microprocessor.
FIG. 18 is a diagram showing a specific circuit configuration of the microprocessor of FIG.
FIG. 19 is a diagram showing a configuration in which the wideband PLL circuit of the present invention is applied to a processor system.
FIG. 20 is a diagram showing an example of another oscillator applicable to the present invention.
FIG. 21 is a diagram showing an example of another oscillator applicable to the present invention.
FIG. 22 is a diagram showing an example of another oscillator applicable to the present invention.
FIG. 23 is a schematic configuration diagram of the current switch circuit of the present invention.
FIG. 24 is a diagram showing input / output operation waveforms of the current switch circuit shown in FIG.
FIG. 25 is a schematic configuration diagram when a current switch is applied to the broadband PLL circuit of the present invention.
FIG. 26 is a schematic configuration diagram of a current addition type D / A conversion circuit to which the current switch circuit of the present invention is applied.
FIG. 27 is a schematic configuration diagram of another current switch circuit of the present invention.
FIG. 28 is a diagram showing a modification of the second embodiment of the present invention shown in FIG.
FIG. 29 is a schematic configuration diagram of another current switch circuit of the present invention.
FIG. 30 is a schematic configuration diagram of another current switch circuit of the present invention.
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a basic configuration for realizing the wideband PLL circuit of the present invention. This is composed of a proportional control unit 3000, an integral control unit 2000, and an oscillator 100. A loop for feeding back the output from the oscillator 100 to the oscillator 100 via the proportional control unit 3000, and an output from the oscillator 100 for the integral control unit 2000. And a loop that feeds back to the oscillator 100 through the loop. Specifically, the oscillator 100 is generated from the input signal Sin by the proportional control unit 3000 and the control signal S1 generated from the output signal Sv of the oscillator, and the integration control unit 2000 is generated from the input frequency Sin and the output frequency Sv of the oscillator 100. The output signal Sv is controlled by the signal with the control signal S2.
In the broadband PLL circuit of the present invention, the proportional control unit 3000 controls the output frequency of the oscillator 100, and generates the control signal S1 from the difference between the input signal Sin and the output signal Sv. Further, the integration control unit 2000 controls the phase of the output signal of the oscillator 100, and generates the control signal S2 from the phase difference between the input signal Sin and the output signal Sv.
In the wideband PLL circuit thus configured, first, the output signal Sv of the oscillator 100 is synchronized with the frequency of the input signal Sin by the proportional control unit 3000, and then the output signal Sv is set to the phase of the input signal Sin by the integration control unit 2000. Synchronize.
Therefore, stable operation can be performed even when the frequency difference between the input signal and the output signal is large.
Hereinafter, the wideband PLL circuit of the present invention will be described in detail.
FIG. 2 shows a more specific configuration of the wideband PLL circuit. In this broadband PLL circuit, a current control type oscillator (hereinafter, referred to as CCO) is applied as an oscillator 100, and a proportional control unit 3000 shown in FIG. 1 is connected to two F / I converters 300 and 400 and a current control type oscillator. It is configured by an adder circuit 200, and the integration control unit 2000 is configured by a phase comparator 700 and a charge pump circuit 800. The output frequency fv of the CCO 100 is fed back to the proportional control unit 3000 and the integral control unit 2000 via a flip-flop circuit (F / F) 150 for adjusting the duty ratio and a frequency divider 600. ing.
In the broadband PLL circuit, a loop operation by the integration control unit 2000 will be described. The phase comparison circuit 700 compares the phases of the input frequency fin and the feedback frequency fFB, generates a current corresponding to the phase difference in the charge pump circuit 800, and controls the CCO 100 with a current signal via the current adder 900. The signal output from CCO 100 is frequency-divided into 1 / N by F / F 150 and frequency divider 600 and input again to phase comparison circuit 700, and finally the phase of output terminal 25 and the phase of the input signal are synchronized. .
Further, a loop operation by the proportional control unit 3000 will be described. An input signal having an input frequency fin input from the input terminal 10 is converted into a set current Ic by an F / I converter 400 having excellent linearity, amplified by a current adding circuit 200 and input to the CCO 100 as a control current Iv. Is done. CCO 100 outputs an output signal of output frequency fv according to control current Iv. This output signal is frequency-divided by the F / F 150 and the frequency dividing circuit 600 into 1 / N, input to the F / I converter 300, and output the output current Io. Thus, the control system is balanced at a point where Ic ≒ Io, and at that time, the frequency of the output terminal 25 of the frequency dividing circuit 600 becomes equal to the input frequency fin.
Here, assuming that the gains of the input-side F / I converter 400 and the feedback-side F / I converter 300 are K1 (MHz / μA) and K2 (MHz / μA), respectively, the F / I converters 300 and 400 The following relational expression holds between input and output.
Ic = K1 · fin
Equation (1)
Io = K2 · (fv / N)
Further, if the control gain of the current adding circuit 200 is sufficiently large, Ic = Io, so that the equation (2) is obtained.
K1 · fin = K2 · (fv / N)
Equation (2)
fv = (K1 / K2) · fin
According to equation (2), if the two F / I converters 300 and 400 are formed by the same circuit having the same constant, K1 / K2 = 1 is satisfied, and in this case, fv = N · fin. That is, as shown in the equation (2), the relationship between the input and output frequencies is determined by the ratio of K1 / K2. Therefore, if K1 and K2 have the same characteristics, the overall characteristics can be obtained even if the frequency / current characteristics have nonlinearity. Will be linearized.
As shown by equation (2), this control system is different from the ordinary PLL phase control, and is a proportional control of the frequency. Therefore, both the response and the frequency accuracy are determined only by the F / I converters 300 and 400. High-speed, high-precision control is possible.
Here, since the input / output characteristics of the frequency divider circuit 600 and the F / I converters 300 and 400 are guaranteed to be linearly operated, even if the characteristics of the CCO 100 alone are non-linear, the input frequency fin to the broadband PLL circuit is not affected. The output frequency fv of the CCO 100 has a proportional relationship even when the frequency increases. Further, even if the frequency difference between the input frequency fin and the feedback frequency fFB is large, the feedback frequency fFB can be set to the input frequency fin at high speed by the loop including the proportional control unit 3000, so that the function of the PLL can be exhibited.
In addition, the broadband PLL circuit shown in FIG.
(1) The output frequency (center frequency) fv of the CCO 100 can be set accurately in proportion to the input frequency fin.
(2) It is possible to oscillate in a higher marginal oscillation region using the frequency dividing circuit 600.
(3) Since the two F / I converters 300 and 400 are used as a pair, even if there is an error, drift, or the like, the characteristics are the ratio of the two, and the error is reduced as compared with the case of a single unit.
(4) Since the center frequency of the CCO 30 is set almost exactly within a range close to the accuracy of the F / I converters 300 and 400, the pull-in time as the PLL circuit is reduced. It has such advantages.
FIG. 3 shows the input current Iv-output frequency fv characteristic of the CCO 100 alone and the linearization control input current Ic-output frequency fv characteristic.
FIG. 3A shows the input / output characteristics of the CCO 100 alone. The gain fv / Iv of the CCO 100 gradually decreases in linearity due to saturation as the current increases, and at around 1000 MHz, the gain fv / Iv is 1/10 or less of the low frequency. The linearity is reduced.
FIG. 3B shows the input / output characteristics of the circuit shown in FIG.
The circuit of FIG. 4 shows the configuration of the linearization control unit for the CCO 100 in the wideband PLL circuit shown in FIG. This control system is configured to feed back the output frequency fv of the CCO 100 via the F / I converter 300 having good linearity of input / output characteristics. The set current Ic input from the input current source 500 via the input terminal 15 is added to the output current Io of the F / I converter fed back by the current adding circuit 200. The current added by the current adding circuit 200 is input to the CCO 100 as a control current Iv, and the CCO 100 outputs an output signal having a frequency fv corresponding to the control current Iv. Here, since the current adding circuit 200 inputs Ic as positive polarity and Io as negative polarity and uses the difference (Ic−Io) as the control signal Iv, this control system is in a state where Ic−Io = 0. Is controlled.
The input / output characteristics of this control system are as shown in FIG. 3B, and the linear output range of the CCO 100 is apparently expanded. That is, according to the control system of the circuit shown in FIG. 4, the control gain fv / Ic takes a substantially constant value, and the linearity is extremely excellent such that the decrease is within several percent. With the configuration in which the signal is fed back by the F / I converter 300 having high linearity of the input / output characteristics, the relationship between the input set current Ic and the output frequency fv is not affected by the characteristics of the CCO 100. , Can be linearized.
As described above, the wideband PLL circuit has a configuration in which the output signal is fed back using the F / I converter 300 whose input / output characteristics are kept linear over a wide range. The linearity is maintained over a wide range.
FIG. 5 shows a detailed configuration of the current adding circuit 200 and the CCO 100 shown in FIG. In FIG. 5, the circuit shown in the dotted line is the current adding circuit 200. The current adding circuit 200 includes an NMOS transistor pair Q8, Q9 and a PMSO transistor Q10, and a small-capacity capacitor C4. The current adding circuit 200 has two input terminals 15, 30 and one output terminal 35 and operates as follows.
When the set current Ic is input to the input terminal 15 and the output current Io of the F / I converter 300 is input to the input terminal 30, the drain potential of the transistor Q9 changes according to the magnitude relationship between Ic and Io. Specifically, if Ic <Io, the drain potential of the transistor Q9 increases, and if Ic> Io, the drain potential of the transistor Q9 decreases. Therefore, if Ic> Io, the control current Iv of the output terminal 35 increases, and if Ic <Io, the control current Iv of the output terminal 35 decreases. Assuming that the conductances of the transistors Q9 and Q10 are gm9 and gm10 and the impedance of the transistor Q9 is γ9, the current gain of the current adding circuit 200 is ∝gm9 · gm10 · γ9, and an extremely high gain can be realized.
In FIG. 5, the CCO 100 is constituted by a ring counter of an odd-numbered CMOS inverter of transistor pairs Q21, Q31, Q22 to Q2n, and Q32 to Q3n. A constant current circuit including transistors Q11 to Q1n and Q41 to Q4n is inserted on the Vcc side and the GND side of each stage of the ring counter. These constant current circuits are transistors Q7 and Q5 forming a current mirror circuit. Is connected to the output terminal 35 of the current adding circuit 200.
As described above, since the current gain of the current adding circuit 200 is extremely high, the CCO 100 can change the output frequency fv of the CCO 100 with extremely high sensitivity to the change of the control current Iv.
Next, a detailed configuration of the F / I converter 300 will be described.
FIG. 6 shows a detailed circuit configuration of the F / I converter 300. The F / I converter 300 shown in FIG. 6 forms a charge / discharge circuit with a CMOS push-pull inverter Inv1 and a capacitor Co on the output side thereof, and its charging current is a multi-stage current mirror circuit reaching transistors Q27 to Q34. Is output from the output terminal 30 via the filter of (1).
The power supply side voltage of the inverter Inv1 is negatively feedback-controlled by a differential amplifier Amp composed of transistor differential pairs Q21, Q22 and transistors Q23, Q24, Q25, Q26 and the like so that the voltage is always constant. Note that the capacitor C1 is a smoothing capacitor for suppressing a sharp voltage change at the point V. As described above, since the power supply side voltage of the inverter Inv1 is negatively feedback-controlled through the gates of the transistors Q27 and Q28 constituting the current mirror circuit, fluctuations in the voltage obtained by dividing Vcc by the resistors R1 and R2 are eliminated, and a constant voltage is obtained. can do.
The operation of the F / I converter 300 thus configured will be described.
When a pulse voltage having a frequency of f is input from the input terminal 25, when the input of the inverter Inv1 is at a high level, the output of the inverter is low and the capacitor Co becomes 0 (V). When the input is at the low level, the output of the inverter Inv1 becomes high, and the capacitor Co is charged to V (V). Thereafter, when the inverter repeats low / high at the frequency f, the capacitor Co repeats charging and discharging between 0 and V. Therefore, the current I supplied from the point V to the inverter becomes I = Co · V · f, and becomes a pulse current proportional to the frequency f. The pulse current thus obtained has an extremely high peak value and is not suitable as a feedback signal. Therefore, in order to smooth this pulse current to make it almost a complete DC current, a primary side (Q27, Q29, Q33) and a secondary side (Q28, Q30, Q34) of a multi-stage current mirror circuit composed of transistors Q27 to Q34. In order to maintain the linearity between a wide range of operating current densities, the symmetry between the primary side and the secondary side is improved, and the impedance viewed from the folded node is increased. A smoothing capacitor such as capacitors C2 and C3 is inserted at points B and C). The pulse current flowing through the transistor Q27 of the current mirror circuit thus configured flows through Q28 and Q29, is smoothed by C2, flows through Q30 and Q33, is further smoothed by C3, and finally is the output terminal of Q34. 30 and output as almost complete DC.
According to this configuration, an output proportional to the input can be obtained over a wide range.
7A and 7B show input / output characteristics of the F / I converter 300 described above. 7A and 7B show input / output characteristics when the power supply voltage Vcc = 2.5 V and the voltage at the V point = 1.5 V. It can be seen that an output current Io proportional to the input frequency f and the capacitor Co is obtained. The linearity with respect to the input frequency f is also extremely excellent, and a linearity within 0.5% is obtained in the range of 10 to 100 MHz. The filter of the F / I converter 300 shown in FIG. 6 is also excellent in terms of ripple and response, and the settling of the ripple is 0.05% and 95.5% within 5 μs even when 10 MHz is input.
Further, in order to further improve the control accuracy, the characteristics of the two F / I converters 300 and 400 may be the same. For example, as shown in the F / I converter of FIG. By making R1 and R2 common or dividing and arranging the reference capacitor Co into a large number, and arranging the arranged reference capacitors alternately to the capacitors of the two F / I converters 300 and 400, Dependency due to arrangement can be reduced.
Further, since it is effective to simplify the configuration of the two F / I converters 300 and 400 in terms of lowering the voltage and variations in operation, a simplified F / I converter is shown in FIG. Show.
The F / I converter of FIG. 8 is an F / I converter that does not use the differential amplifier Amp used in FIG. In this F / I converter, the other end of the capacitor Co on the load side of the charging / discharging inverter Inv1 is connected together with the power supply terminal side of the charging / discharging inverter Inv1, and then a first pair of transistors Q27 and Q28 is formed. Connected to the input side of the current mirror circuit. Further, the capacitor C1 is connected in parallel to the input side transistor of the first current mirror circuit. Further, the first current mirror output is connected to a second current mirror circuit for the transistors Q29 and Q30, and the second current mirror circuit is connected to a third current mirror circuit composed of a pair of transistors Q33 and Q34 for output. It is led to the terminal 30. Between the primary side and the secondary side of each current mirror, respective CR filters, R8 and C2, R9 and C3, R10 and C4, for reducing the ripple of the current are used. In this connection circuit, the change in the signal current flowing through the input transistor of the first current mirror circuit can be made relatively small, so that even if the power supply side terminal voltage of the inverter Inv1 is not made constant by the amplifier, relatively good linearity is obtained. (Less than 2% at 10 to 100 MHz).
In the F / I converter thus configured, when an on / off alternating voltage is input to the input terminal 25, the capacitor Co becomes Vcc-Vd (Vd: diode forward voltage of Q27) via the inverter Inv1. And a pulsed current flows through the transistor Q27. Then, a secondary current with reduced ripple flows through the transistor Q28. Further, the output current is smoothed by the second and third current mirror circuits, and a DC output proportional to the input frequency is obtained from the output terminal 30. Since the circuit shown in FIG. 8 does not use a differential amplifier, it can be operated at a lower power supply voltage.
In the above F / I converter, since the charge / discharge inverter Inv1 of the capacitor Co is on the power supply side, the first current mirror circuit is folded back by the PMOS circuit. However, when the charge / discharge inverter Inv1 is on the ground side, It can be established that the first current mirror circuit is changed to a PMOS circuit and turned back in sequence.
Also, the filter using the current mirror of FIG. 8 is shown in a three-stage configuration as in FIG. 5, but a single stage may be used as long as the time constant of CR is increased to increase the amount of ripple attenuation per stage.
FIG. 9 shows a circuit that more specifically illustrates the wideband PLL circuit shown in FIG. 2 based on the configuration of each unit described above.
The input signal of the input frequency fin input to the input terminal 10 is input to the phase comparator 700, compares the phase with the signal of the frequency fFB that is fed back from the VCO block, and outputs an up pulse (TU) and a down pulse (TD). ) Is output. The up pulse (TU) and the down pulse (TD) are input to the charge pump circuit 800, which outputs a signal corresponding to the phase difference. The signal is converted into the voltage VF by the filter capacitor CF, and then input to the VCO block. Is done.
The voltage VF output from the charge pump circuit 800 is converted into a current by the V / I converter 900 and input to the current adding circuit 200 as an input control current ΔI1. Note that the output of the F / I converter 400 is input from the numerical circuit 910 to the V / I converter 900, which is for adjusting the V / I converter 900.
The current addition circuit 200 further includes a set current Ic corresponding to the input frequency fin via the F / I converter 400 and an output frequency fo of the flip-flop (FF) 150 via the F / I converter 300. Output current Io. The current adding circuit 200 adds these input currents and outputs a control current Iv ′ for the CCO 100.
On the other hand, the up pulse (TU) and the down pulse (TD) output from the phase comparator 700 are directly input to the VCO block and are converted by the T / I converter 950 into a read signal current ΔI2 for stabilization. . Note that the T / I conversion circuit 950 is configured to receive the control current Iv ′ as an adjustment signal for conversion via the coefficient circuit b2.
Finally, the control current Iv ′ added by the current adding circuit 200 and the read signal current ΔI2 are added by the current adding circuit 110 and input to the CCO 100 as the control current Iv of the CCO 100.
In the broadband PLL circuit configured as described above, the output frequency fv of the CCO 100 depends on the operating speed and accuracy of the F / I converter by the current matching of the two F / I converters 300 and 400 prior to the phase pull-in operation of the PLL. Set fast and accurately.
Thereafter, the frequency difference or phase difference existing between the input frequency fin of the input terminal 10 and the output frequency fo of the output terminal 21 is determined by the frequency divider 600, the phase comparator 700, the charge pump circuit 800, the filters CF, V / The negative feedback sampling control system constituted by the I converter 900, the current adding circuit 200, and the CCO 100 forms a single loop so that the integration is precisely performed, and the frequency difference and phase difference between input and output become almost zero. Further, extremely narrow up (TU) and down (TD) pulses generated by the output of the phase comparator 700 in a steady state in which the phase difference is almost equal to 0 are not limited to the integral control, but are separately T / I as read (proportional) control. The voltage is applied to the input of the CCO 100 via the converter 950, and a damping operation for stabilizing the system is performed. In order to linearize the control gain for the CCO 100, the reference of the V / I converter 900 is taken from the set current Ic side, and the reference of the T / I converter 950 is taken from the Iv 'side. This means that the following two desirable points for controlling the PLL circuit are realized. The first is that the range to be controlled by the CCO is automatically determined in proportion to the magnitude of the output frequency of the CCO 100, and the second is that even if the CCO 100 has a nonlinearity such as saturation, Since the control current is reflected in the current Iv, the control current of the high-speed signal is also linearly corrected.
FIG. 10 shows a detailed circuit of each block in FIG. However, the phase comparator 700 and the charge pump section 800 in FIG. 9 are omitted here. The configuration and characteristics of the input / output F / I converters 400 and 300 in FIG. 10 are the same as those described above with reference to FIGS. 6, 7A and 7B. The ring counters Amp1 to Ampn of the CCO 100 are configured by differential amplifiers that can operate at higher frequencies. The differential output of the ring counter Amp outputs a signal of the oscillation frequency fv via the output buffer 120. The output buffer 120 includes a differential single-ended conversion stage composed of Q51 to Q55 and inverter amplifiers Inv3 and Inv4. The V / I converter 900 is constituted by a differential amplifier stage including transistors Q41 to Q44 and a bias inverter Inv2, and the output thereof is added to a set current Ic on the drain side of the transistor Q8. The T / I converter 950 is formed of a circuit including transistors Q71 to Q76, and its reference bias is given from the transistor Q11 of the current adding circuit 200. The input of the T / I converter 950 is provided from terminals 51 and 52, and the output is applied to the transistor Q13 of the current adding circuit 200. The detailed configuration and operation of the current addition circuit 200 are the same as those in FIG. 5, but the current adder 110 is represented by connecting the output of the T / I conversion circuit 950 to the connection point between the transistors Q12 and Q13.
The function of the V / I converter 900 is to generate a control current corresponding to the integration amount of the phase error of the wideband PLL circuit and to apply the control current to the oscillator CCO. The specific operation will be described. The terminal voltage VF (integrated voltage of the phase difference) of the filter capacitor CF on the output side of the charge pump 800 is converted into a current by the differential amplifier of Q41 to Q45, and the current of the transistors 71 and 72 is changed. It is added to the control current Iv of the CCO 100 via the mirror.
The generation of the read signal necessary for stabilizing the system in the phase control of the wideband PLL circuit is generated by the T / I converter 950. Specifically, it comprises a constant current circuit of transistors Q72 and Q75 and switch transistors Q73 and Q76. Q73 and Q76 are turned on at terminals 51 and 52 by an up (TU) and down (TD) pulse signal from phase comparator 700, and the pulse current during that period is the output current of differential V / I converter 900 described above. , And becomes the control current of the CCO 100.
FIG. 11 shows an example of a control range setting characteristic of the linearization feedback control of the wideband PLL circuit. By the butt feedback control of the input / feedback F / I converters 300 and 400, as shown in FIG. 11, even when the CCO 100 has nonlinearity, the fin of the input frequency is high (fin (H)) and low (fin (H)). fin (L)), the center of the oscillation frequency fv can be set linearly. Further, since the reference of the generation of the control input ± ΔI is based on the control current Iv of the CCO 100, the control range of the oscillation frequency ± Δf (L), ± Δf (H) is the respective frequency fv (L), fv (H). H) is normalized in a range proportional to H). As described above, the variable frequency range Δf of the CCO 100 can be set in proportion to the set value of the center frequency. This means that the variable signal range shared by a dynamic circuit such as a loop filter that is easily affected by leak noise or the like in a wideband PLL circuit is required to be a minimum. It is desirable in terms of improving the S / N ratio of control by the PLL circuit.
Although the wideband PLL circuit has been described so far by using the current control type oscillator CCO and the F / I converter, this is similarly configured by the voltage control type oscillator VCO and the frequency-voltage converter (F / V). be able to.
FIG. 12 shows a wideband PLL circuit constituted by a voltage controlled oscillator VCO and an F / V converter. Each of the F / V converters 310 and 410 applied to the proportional control unit 3000 has a configuration in which a resistor is connected to the output of each of the F / I converters 300 and 400. This is to compensate for the linearity of the input / output characteristics of the F / V converters 310 and 410.
As described above, a wide-band PLL circuit can be realized by the voltage-controlled oscillator VCO. However, in order to realize a low-voltage operation, a wide-band PLL circuit configured by the current-controlled oscillator CCO and the F / I converter is better. It is valid.
As described above, the technique of the present invention for realizing a wideband PLL circuit using an oscillator having a non-linear characteristic can increase the operating band as much as possible as a PLL circuit, so that the application range is widened. In particular, in advanced microprocessors, miniaturization of elements, lowering of operation voltage, and higher frequency of operation are progressing simultaneously year by year, and the nonlinearity of the oscillator is significantly increased. Therefore, it is particularly effective to apply the broadband PLL circuit of the present invention as a clock generating PLL circuit built in such a microprocessor.
FIG. 13 shows a configuration of a microprocessor incorporating a wideband PLL circuit as a clock generation circuit. The microprocessor includes an oscillator 1010 for outputting a clock, an oscillator control unit (CPG) 1030 for controlling the oscillation frequency of the oscillator 1010, and a logic unit 1220 for processing data based on the clock signal oscillated by the oscillator 1010. And an internal bus 1230 connected between the logic unit 1220 and the oscillator control unit 1030. The oscillator 1010 includes broadband PLL circuits 1011 and 1021, selectors 1013, 1014, 1017, 1023, and 1024, frequency dividers 1012, 1022, and 1027, a buffer 1026, and a crystal oscillator 1025. Either the crystal oscillator 1025 connected between the terminals XTAL and EXTAL or the reference clock of a pulse generator externally connected to the terminal EXTAL is selected by the selector 1017, and the selected reference clock is divided by the frequency divider 1027. After that, it is input to the wideband PLL circuit 1021. The output from the broadband PLL circuit 1021 is input to the selectors 1023 and 1013, and is also input to the output terminal CKIO and the PLL circuit 1011 via the buffer 1026. The output from the wideband PLL circuit 1011 is input to the selectors 1013 and 1023. As described above, the selectors 1013 and 1023 receive the outputs of the two broadband PLL circuits 1011 and 1021, and select one of them. The signals selected by the selectors 1013 and 1023 are input to frequency dividers 1012 and 1022, respectively. The frequency dividers 1012 and 1022 divide an input signal into three different frequency signals. Any one of the signals divided by the divider 1012 is selected by the selector 1014 to become the internal clock Iφ. Any one of the signals divided by the divider 1022 is selected by the selector 1024 to become the peripheral clock Pφ. Outputs from the frequency dividers 1012 and 1022 are fed back to PLL circuits 1011 and 1021, respectively.
The CPG control unit 1030 controls the selectors 1013 and 1014 in the clock frequency control circuit 1031 based on external mode control information based on the combination of the terminals MD0 to MD2 and information in the frequency control register (FRQCR) 1032 set by software from the microprocessor. , 1017, 1023, and 1024, as well as the frequency multiplication rate of the PLL circuits 1011 and 1021, the division ratio of the internal clock, and the division ratio of the peripheral clock. Also, it controls the PLL standby, the PLL enable, the output enable of the external clock, and the like.
Further, the CPG control unit includes a battery state detection circuit 1050. This battery state detection circuit 1050 detects the state of the battery, and sets a value for controlling the clock frequency in FRQCR 1032 according to the state of the battery. Based on this setting, the frequency divider 1027 of the oscillator 1010 is controlled to control the frequency of the clock.
FIG. 14 shows the configuration of the battery state detection circuit 1050. The battery state detection circuit 1050 includes a constant current source 1051, a diode 1052, an inverter 1053 having a high threshold VTH, an inverter 1054 having a low threshold VTL, and a decoder 1055. The forward voltage drop of the diode 1052 biased by the constant current source 1051 is input to the inputs of the two inverters 1053 and 1054 as the reference voltage VREF, and three states are obtained by comparing the reference voltage VREF and the voltage state of the battery BAT. sell. That is, VTH ≧ VREF, VTH <VREF ≧ VTL, and VTL <VREF. This state is taken out as a binarized signal, and by setting it in the FRQCR register 1032, the clock frequency can be selected. In this way, the operating clock frequency can be selected online at the lowest value by applying a PLL operating in a wide range. The battery state detection circuit 1050 may be provided outside the microprocessor. In this case, the output of the battery state detection circuit 1050 is input via the terminals MD0 to MD2.
Thus, for example, when the remaining amount of the battery becomes low, the clock frequency of the microprocessor is lowered, so that the usage time of the battery can be extended.
Here, the configuration for detecting the state of the battery as the peripheral circuit of the microprocessor has been described. However, by providing the CPG control unit with a detection circuit for detecting the operation state or internal state of the peripheral circuit connected to the microprocessor, By making the clock frequency variable according to the operation state or internal state of the circuit, the operation of the microprocessor according to the purpose can be performed.
Next, a case where a PLL circuit is applied to a processor in which a PLL unit and a processor core operate at different power supply voltages will be described. For example, when there is a region in the processor that operates at different power supply voltages of 3.3 V and 1.8 V, an interface circuit for converting the power supply voltage level depends on the region in which the PLL circuit in the clock generation circuit operates. Will be needed.
FIG. 15 shows a case where the clock generation PLL circuit is arranged in the same 3.3 V power supply region as the power supply used for the interface circuit with the outside. Specifically, as shown in FIG. 16, level conversion inverters 1061 to 1068 are arranged at portions indicated by dotted lines in the level conversion interface of 3.3 V and 1.8 V operation signals. The level conversion inverters 1061 to 1068 can be realized by changing the size of the transistor using the value of the logic threshold. As described above, when the PLL circuit is operated in the 3.3 V region, an existing 3.3 V operation PLL circuit having a proven track record can be used.
Next, a case where the PLL circuit is arranged in the 1.8 V power supply region of the same core as the logic unit as shown in FIG. 17 will be described. FIG. 18 shows the configuration in this case, and the level conversion interfaces 1066 to 1068 and 1071 to 1074 are arranged in the dotted lines. In this case, the PLL operates at a low voltage of 1.8 V, so that the power consumption is low. The same voltage / process as that of the logic unit core is used, so that the operation margin can be easily secured. Easy to do.
Heretofore, a case has been described where an existing PLL circuit is used when the processor has different power supply regions. However, the existing PLL circuit has a narrow usable range as described above, and the PLL circuit has to be manufactured according to each power supply. On the other hand, the wideband PLL circuit of the present invention can operate in a wideband as described above, and can be applied to a processor having a different power supply region without changing the configuration of the wideband PLL circuit. Can be.
Next, FIG. 19 shows a microcomputer system configured using the microprocessor shown in FIG. This microcomputer system has an oscillator 1000 for oscillating a reference clock outside the microprocessor 1200 and a clock distribution system 1100 for supplying (distributing) the reference clock to each unit. The clock distributed by the distribution system 1100 , Which receives a clock from the CKIO terminal shown in FIG. 13 and performs processing, inputs a clock distributed by the clock distribution system, outputs a result from the microprocessor to the bus 1500, and inputs data from the bus 1500. It comprises an interface circuit 1400 for outputting to the microprocessor 1200 and input / output devices 1601 to 160n for receiving a clock from the clock distribution system and exchanging data with external devices. Each of the microprocessor 1200, the interface circuit 1400, and the input / output devices 1601 to 160n includes therein a wideband PLL circuit 1210, 1410, 1611 to 161n, and receives a clock distributed from a clock distribution system as an input. As a result, in the microprocessor 1200, the clock of the internal operation of the microprocessor is synchronized with the clock received from the clock distribution system by the wideband PLL circuit 1210, and the memory 1300 is accessed based on the synchronized signal. Perform logical operation. Similarly, the interface circuit 1400 and the input / output devices 1601 to 160n input and output data in synchronization with the clock received from the clock distribution system. Although only one microprocessor is shown in this microcomputer system, a plurality of microprocessors may be provided. In this case, the clock input to the wideband PLL circuit 1210 of the microprocessor is realized by selecting the external clock input / output terminal CKIO in FIG. 13 to the input mode.
By using a wideband PLL circuit in such a system, the clock skew inside the device can be reduced, and the phase of the clock can be matched between the microprocessor, the interface circuit, and the input / output device. Can be performed in a short time and easily.
The microprocessor 1200, interface circuit 1400, and input / output devices 1601 to 160n shown here are each formed on one semiconductor substrate. When all of them including the memory 1300 are formed on one chip, the clock may be distributed to the microprocessor 1200, the interface circuit 1400, and the input / output devices 1601 to 160n by one wideband PLL circuit. Good.
As described above, by configuring the control system using the F / I converter or the F / V converter having high linearity of the input / output characteristics, it is possible to perform the linear control without depending on the characteristics of the oscillator. Thus, even if the characteristics of the oscillator are unknown, a wideband PLL circuit can be realized.
In order to realize the wideband PLL of the present invention, even if the nonlinearity of the oscillator is large, it is sufficient if the characteristic is such that the characteristic monotonically increases or decreases. Therefore, a wide-band PLL circuit can be realized using various oscillators which have a wide-band oscillation characteristic, but the output nonlinearity with respect to the control input is too large or the sensitivity is too high, so that it has been difficult to use the conventional oscillator as a variable oscillator. Can be.
Hereinafter, an oscillator that can be used in the present invention will be described.
FIG. 21 shows a variable oscillation circuit using a ring counter for controlling the substrate voltage. In FIG. 21, the same or equivalent components as those in FIG. 6 already described are denoted by the same reference numerals. This oscillator includes a current adding circuit 200, a ring counter 240, and a control interface circuit 230 for connecting the current adding circuit 200 and the ring counter 240. The interface circuit 230 includes a transistor Q71 constituting a voltage amplification stage, PMOS transistors Q72 to Q74 of a current mirror pair, NMOS transistors Q75 and Q76, and resistors R6 and R7. The substrate electrodes of the PMOS transistors Q21 to Q2n in the inverter stage that constitute the ring counter 240 are connected to the resistor R7 of the interface circuit 230, and similarly, the substrate electrodes of the NMOS transistors Q31 to Q3n are also connected to the resistor R6 of the interface circuit 230. ing.
The operation of the variable oscillation circuit having such a configuration is as follows.
In the current adding circuit 200, the difference between the set current Ic and the output current Io from the F / I converter 300 is obtained. If Ic> Io, the voltage of the terminal 30 is low, and the transistor Q71 is cut off or extremely low current. Almost no current flows through the current mirror circuit of the interface circuit 230. Therefore, the voltage drops of the resistors R6 and R7 of the interface circuit 230 become almost 0, and each transistor of the ring counter 240 oscillates at a relatively high frequency without a substrate bias. Next, if Ic ≦ Io, the voltage at the terminal 30 of the current adding circuit 200 rises, a current flows through the transistor Q71 of the interface circuit 230, and the transistors Q72 to Q74, Q75, and Q76 of the current mirror circuit are forward-biased and the current flows. Flows, the resistors R6 and R7 have a voltage drop, that is, a substrate voltage occurs, the circuit current of the ring counter 240 decreases, and the oscillation frequency decreases. Therefore, the gain of the current addition including the current addition circuit 200 and the transistor Q71 is sufficiently high, and the output of the ring counter 240 is negatively fed back to the terminal 30 of the current addition circuit 200 via the F / I converter (not shown). In this state, Ic = Io, and the nonlinear oscillation characteristics are linearized. FIG. 22 shows another oscillator, which has a circuit for varying the power supply voltage as a frequency varying means of the ring counter 240. In this circuit, the terminal voltage of the resistor R5 of the transistor Q71 changes in accordance with the magnitude of the currents Ic and Io of the current adding circuit 200, and the output voltage of the source follower including a plurality of transistors Q771 to Q77n is changed to change the oscillation frequency of the ring counter 240 To change. Since the output of the ring counter 240 in which the power supply voltage is changed also changes the threshold value of each inverter stage in proportion to the current and voltage, some level shift is required to extract a stable output amplitude to the outside. In the circuit of FIG. 15, the output-stage inverter Inv5 is realized by an AC amplifier circuit using a bias of a non-linear resistor including a coupling capacitor Cc and diodes D11 and D12.
FIG. 20 shows another oscillator circuit. In FIG. 20, in the inverter stage forming the ring counter, a transistor Q31 as an amplifier is formed by a parallel circuit of a diode Q31 ', and a constant current Iv is supplied to the inverter stage via a constant current transistor Q11. The next stage and subsequent stages have the same configuration, and the odd number stages constitute a ring counter. In the operation of the inverter stage, when the transistor Q31 is off, the constant current of Q11 flows to the diode Q31 ', and the output voltage is clamped by the diode. Next, when Q31 is turned on, the current is switched from the diode Q31 'to the transistor Q31, the output voltage becomes the ground voltage, and an amplitude corresponding to one diode is obtained according to ON / OFF.
Since the output amplitude of this circuit is limited by the diode, the amplitude is not directly proportional to the control current Iv, but is proportional to the square root of Iv (√Iv). Therefore, the output frequency has a square root (√) characteristic, and the practical range is limited because of the large nonlinearity. However, the linearized CCO technique of the present invention is a preferred example of a CCO whose practical band can be widened. The advantages of the CCO of FIG. 15 include (1) low-voltage operation is easy because the number of series transistors is small, and (2) power supply voltage noise and influence can be reduced because the output voltage is diode-clamped on the ground side. And the like.
As described above, according to the present invention, even when the nonlinearity of the oscillator is large, or even when the amplitude of the oscillation output changes, a wideband PLL circuit can be realized, and has the following advantages.
(1) Since the nonlinearity of the CCO can be linearized, the usable frequency range is expanded two to three times.
(2) Since it is a linearization technique by negative feedback control, it can be widely applied even if the details of the nonlinearity are unknown (the application range is wide and the design is easy).
(3) Non-linear correction accompanying LSI miniaturization, low voltage, and high frequency can be performed, so that it is easy to cope with such progress.
(4) Since the parameters of the system can be accurately managed in accordance with the input and output frequencies, a PLL with a wide range of operation (for example, 10 times the frequency range) can be realized, and the range of application can be expanded with a small number of PLLs, which is economical.
(5) Since the center frequency of the PLL can be set accurately, the pull-in time can be reduced.
(6) Since an accurate center frequency can be set, the variable control range can be set to a necessary minimum range, and noise, jitter and the like of the control system can be reduced.
(7) Since the V / I conversion is operated differentially, the effects of characteristic variations and process variations can be reduced, and the accuracy can be improved.
As described above, according to the present invention, it is possible to realize a PLL circuit that can perform linear control by negative feedback control regardless of the characteristics of an oscillator and can operate in a wide range.
Further, by using this PLL circuit, it is possible to configure a system that significantly reduces power consumption.
Next, a current switch that can be applied to the broadband PLL circuit described above will be described. This current switch can also be applied to a general PLL circuit, A / D conversion circuit, or D / A conversion circuit.
FIG. 23 is a schematic configuration diagram of the current switch circuit according to the first embodiment of the present invention.
Here, Q110 is a MOS transistor functioning as a current switch, Q120 is a MOS diode flowing a bias current Is, Inv13 is a CMOS inverter functioning as a voltage switch for driving the MOS transistor Q110, and 14 is a load.
The gate of the MOS transistor Q110 is connected to a MOS diode Q120 through which a bias current Is flows. As a result, a forward bias voltage is applied to the gate of MOS transistor Q110. The drain of the MOS transistor Q110 is connected to the load 14. The MOS transistor Q110 and the MOS diode Q120 form a current mirror circuit that flows a current equal to the bias current Is when the MOS transistor Q110 is turned on.
The CMOS inverter Inv13 is a complementary pair output circuit, and has low output impedance at both high and low output levels. The output of the CMOS inverter Inv13 is connected to the source (low-voltage side electrode) of the MOS transistor Q110. The power supply side electrode of the CMOS inverter Inv13 is connected to the ground GND and the power supply Vcc, respectively.
Here, the load 14 is configured by a current mirror circuit in order to show a general circuit that can cope with both the sink current Ios and the source current Io's. However, the load 14 is not limited to a current mirror circuit.
In the current switch circuit having the above configuration, the MOS transistor Q110 opens and closes according to the output level of the CMOS inverter Inv13 that changes according to the voltage value Vi of the control signal input to the input 16.
That is, when the voltage value Vi of the control signal is 0, the output of the CMOS inverter Inv13 goes to the Vcc level. In this case, since the source-gate of MOS transistor Q110 is in a reverse bias state, MOS transistor Q110 is in a cutoff state.
On the other hand, when the voltage value Vi of the control signal changes to the Vcc level, the output of the CMOS inverter Inv13 goes to the 0 level. In this case, MOS transistor Q110 is in a forward bias state. Therefore, MOS transistor Q110 is rendered conductive, and circuit current Io (substantially equal to Is) flows.
As a result, a current flows through the load 14 for a time corresponding to the application time of the control signal at the Vcc level.
FIG. 24 is a diagram illustrating a result of simulating the input / output operation waveform of the current switch circuit illustrated in FIG. 23 when the current switch circuit is configured by a CMOS LSI with Vcc = 2.5 V. The operating conditions are as follows: bias current Is = 10 μA, pulse width ti = lns of the control signal, and rise / fall time of the pulse width = 100 ps.
In the current switch circuit of this embodiment, the output impedance of the CMOS inverter Inv13 is low at both high and low output levels. For this reason, during the switching transition period of the circuit current Io flowing through the MOS transistor Q110, the output voltage of the CMOS inverter Inv13 is controlled by the bias voltage width of the MOS transistor Q110 (0 V to VD (= between both ends of the MOS diode Q12). Voltage)). For this reason, a very short settling time can be realized.
In FIG. 24, the noise component of the circuit current Io during the switching transition period is the differential noise of the input waveform to the parasitic capacitance between the gate and the drain of the MOS transistor forming the CMOS inverter Inv13. The rising and falling current noises have an error with respect to the ideal value Is · ti product of the current flowing through the MOS transistor Q110 when the switch is turned on once, but a small operation such as Is = 10 μA and ti = lns. Even under the conditions, the error is only about 1 to 2%.
In the present embodiment, a complementary inverter CMOS inverter Inv13 having a low output impedance at all of the high, middle and low output levels is used as the driving stage. Further, the output of the CMOS inverter Inv13 is connected to the source (low-voltage side electrode) of the MOS transistor Q110, which is a current switch, and the MOS transistor Q110 is driven. (Voltage side electrode) to reduce the parasitic capacitance generated at the controlled terminal of the MOS transistor Q110 as compared with the case where the MOS transistor Q110 is driven.
By doing so, the settling time of the current switch drive generally depends on the transient time due to the parasitic capacitance of the switching transistor, so that the output impedance of the drive stage can be made small at both the rising and falling sides, whereby the MOS The settling time of transistor Q110 can be reduced, and the current switch can operate at high speed. For example, a MOS LSI can operate at GHz and a power circuit can operate at MHz.
Further, in the present embodiment, since the current switch is driven by the source, the mirror effect on the output side and transient noise of driving can be reduced as compared with the case where the current switch is driven by the gate. Therefore, the accuracy of the switching control can be improved.
Further, in this embodiment, since the complementary output circuit is used in the driving stage, the number of series elements with respect to the power source of the driving stage can be reduced. For this reason, low voltage operation becomes possible, and driving power can be reduced. For example, a MOS LSI can operate with a power supply voltage of about 1 V.
In addition, this embodiment has many advantages such as simple circuit and reliable operation.
Next, FIG. 25 shows a configuration in which a current switch is applied to the charge pump circuit 800 and the T / I converter 950 of the broadband PLL circuit of the present invention. The configuration shown in FIG. 25 is such that the output of the V / I converter 900 shown in FIG. The adjustment signal input to the T / I conversion circuit via the coefficient circuit b2 960 shown in FIG. 9 is omitted.
When an UP phase difference pulse signal as shown in part A in FIG. 25 is output to output terminal 213 in accordance with the phase difference between the signals input to input terminals 211 and 212 of phase comparison circuit 700, this With the pulse signal, the output of the CMOS inverter Inv222 of the charge pump circuit 800 is applied to the source of the MOS transistor Q221. Accordingly, MOS transistor Q221 conducts only during the pulse width (phase difference pulse width) of the pulse signal, and charges capacitor CF220. The voltage increase of the capacitor CF220 is input to the CCO 100 via the V / I conversion circuit 23 and the current addition circuit 25. In response, CCO 100 increases oscillation frequency fv.
In addition, the output of the CMOS inverter Inv242 of the T / I conversion circuit 950 is applied to the source of the MOS transistor 241 by the UP phase difference pulse signal output from the output terminal 213. As a result, the MOS transistor Q241 conducts only for the period of the phase difference pulse width, and applies a stabilizing read control signal in the direction in which a current is applied to the read control input of the current adding circuit 110.
On the other hand, when a DOWN phase difference pulse signal as shown in part B of FIG. 25 is output to the output terminal 214 in accordance with the phase difference between the signals input to the input terminals 211 and 212 of the phase comparison circuit 700. With the pulse signal, the output of the CMOS inverter Inv224 of the charge pump circuit 800 is applied to the source of the MOS transistor Q223. Thereby, MOS transistor Q223 conducts only during the period of the phase difference pulse width, and discharges capacitor CF220. The voltage decrease of the capacitor CF220 is input to the CCO 100 via the V / I conversion circuit 900 and the current addition circuit 100. In response, CCO 100 decreases oscillation frequency fv.
Further, the output of the CMOS inverter Inv244 of the T / I conversion circuit 950 is applied to the source of the MOS transistor 243 by the DOWN phase difference pulse signal output from the output terminal 214. As a result, the MOS transistor Q243 conducts only for the period of the phase difference pulse width, and applies a stabilizing read control signal in the direction of extracting the current to the read control input of the current adding circuit 110.
In the broadband PLL circuit to which the current switch circuit of the present embodiment is applied as shown in FIG. 25, the current switch operates at high speed, and the charge / discharge of the current pulse output is symmetrical. Pulse (for example, 100 ps or less) operation becomes possible. Therefore, operation of several hundred MHz to several GHz as a PLL is also possible. Further, since the configuration of each current switch is simple and can operate at a low voltage (eg, 2 V or less), a low-voltage wide-band PLL required for a clock generator of a recent high-speed microprocessor even when applied to a general PLL circuit. Can be realized.
Note that the MOS transistor, the MOS diode, and the CMOS inverter constituting the wide-band PLL circuit shown in FIG. 25 can be incorporated in one LSI.
Next, a case where the current switch circuit according to the first embodiment of the present invention is applied to a D / A conversion circuit will be described.
FIG. 26 is a schematic configuration diagram of a current-added D / A conversion circuit to which the current switch circuit according to the first embodiment of the present invention is applied.
The D / A conversion circuit shown in FIG. 26 includes a plurality of current switch circuits (MOS transistor Qx, CMOS inverter Invx, which are binary-weighted) corresponding to bits MSB to LSB of an input digital signal. , 1 ≦ x ≦ n, where n is the number of bits of the input digital signal).
The MOS transistor Qx of each current switch circuit has a drain connected to the (−) input side terminal of the operational amplifier Amp310 having a feedback resistor Rf, a gate connected in common, and a source connected to the corresponding CMOS inverter Invx. Connected to the output. Note that the gate of each MOS transistor Qx forms a current mirror circuit biased by a MOS diode Q320 that flows the reference current Is.
The corresponding bit of the digital signal to be input is input to the CMOS inverter Invx of each current switch circuit. The power supply of each CMOS inverter Invx is GND and -VD. The value of VD needs to be slightly larger than the operating voltage of the reference bias MOS diode Q320. However, since the current bias circuit is used, the stability of -VD may be poor.
Next, the operation of the D / A conversion circuit shown in FIG. 26 will be described.
For example, it is assumed that the MSB of the input digital signal is “H”. In this case, the output of the CMOS inverter Inv1 of the current switch circuit corresponding to the MSB becomes -VD. As a result, the current switch Q100 conducts, and a current IMSB corresponding to the MSB flows from the (-) input common line of the operational amplifier Amp310. Therefore, an output voltage of Rf.IMSB is generated at the output terminal of the operational amplifier Amp310.
Here, the bit input operation of the MSB of the input digital signal has been described as an example, but the same applies to the input operation of other bits.
In the D / A conversion circuit shown in FIG. 26, the current switch circuit of the present embodiment, which operates at an extremely high speed, is applied, so that the setting can be shortened in combination with the inverting output of the operational amplifier Amp31. Therefore, it is possible to provide a high-speed D / A converter with a relatively simple configuration and at low cost.
It is needless to say that the MOS transistor, the MOS diode, and the CMOS inverter that constitute the D / A conversion circuit shown in FIG. 26 can be incorporated in one LSI.
Next, a second embodiment of the present invention will be described.
FIG. 27 is a schematic configuration diagram of a current switch circuit according to the second embodiment of the present invention. The current switch circuit shown in FIG. 27 is a high-voltage power switching circuit serving as a basic circuit such as a switching power supply.
Here, Q410 is a power MOS transistor (FET) functioning as a current switch, Inv42 is a complementary inverter functioning as a voltage switch for driving the power MOS transistor Q410, and Inv43 is a CMOS inverter for driving the inverter Inv42.
Power MOS transistor Q410 has a gate connected to forward bias power supply Vb, a drain connected to high voltage power supply Vs (for example, +120 V) via converter transformer 45, and a source connected to the output of complementary inverter Inv42. .
Complementary inverter Inv42 is a complementary output circuit composed of low-voltage power MOS transistors Q470 and Q480. The drains of power MOS transistors Q470 and Q480 are connected in common, which is the output of complementary inverter Inv42. The gates of power MOS transistors Q470 and Q480 are connected in common, and serve as an input of complementary inverter Inv42. The source of the power MOS transistor Q470 is connected to the power supply Vcc, and the source of the power MOS transistor Q480 is grounded.
The CMOS inverter Inv43 is supplied with Vcc and ground GND as power.
Here, as an example of the capacity of each power MOS transistor, Q410 is 200V / 10A, and Q470 and Q480 are 15V / 10A for synchronous rectification of a power supply. The power supply Vcc and the bias power supply Vb supplied to each inverter are selected such that VGon <Vb <Vcc with respect to the non-saturated operation gate voltage VGon of the power MOS transistor Q410 which is a current switch. For example, VGon = 4V, Vb = 6V, and Vcc = 8V.
In the current switch circuit having the above configuration, when a high-frequency pulse signal is applied to the input terminal 49 of the CMOS inverter Inv43, a pulse signal having an amplitude equal to the potential difference between the power supply Vcc and the ground GND is output from the complementary inverter Inv42. appear. In response, power MOS transistor Q410 conducts when the output of complementary inverter Inv42 is at the GND side potential and shuts off when the output is at the Vcc side potential.
In the present embodiment, the parasitic capacitance on the source side of the power MOS transistor Q410 is not small. However, the output impedance of the complementary inverter Inv42 becomes the on-resistance of the power MOS transistor Q480 at the time of "L" output, and becomes the on-resistance of the power MOS transistor Q470 at the time of "H" output. In the intermediate output, the diode resistances of the power MOS transistors Q470 and Q480 are in parallel, so that the output impedance is low at any level.
Therefore, the parasitic charge of the power MOS transistor Q410 can be rapidly discharged at any output level of the complementary inverter Inv42. Therefore, the operation as the current switch circuit becomes substantially ideal driving and speeds up.
For example, under the voltage conditions of Vs = + 120 V, VGon = 4 V, Vb = 6 V, and Vcc = 8 V, operation at a switching frequency of 1 to 10 MHz becomes possible. Thus, the size of the converter transformer 45, the smoothing capacitor, and the like can be reduced. The current switch circuit of the present embodiment is also suitable for application to an ultrasonic driver or the like.
In the current switch circuit of the present embodiment, when the forward bias applied to the gate of the power MOS transistor Q410 serving as the current switch is a constant voltage, the voltage switch of the complementary output for driving the current switch further includes: Many variations are possible.
FIG. 28 is a diagram showing a modification of the second embodiment of the present invention shown in FIG.
In the modified example shown in FIG. 28, in the second embodiment shown in FIG. 27, a complementary emitter follower Drv50 composed of bipolar transistors Q510 and Q520 is replaced with a complementary inverter Follower Drv50 composed of low-voltage power MOS transistors Q470 and Q480. Used. By using the complementary emitter follower Drv50, it is possible to further lower the output impedance as compared with the case where a MOS inverter is used, and thereby it is possible to improve the switching speed of the current switch.
Next, a third embodiment of the present invention will be described.
FIG. 29 is a schematic configuration diagram of a current switch circuit according to the third embodiment of the present invention. In FIG. 29, components having the same functions as those of the first embodiment shown in FIG. 23 are denoted by the same reference numerals.
The current switch circuit according to the third embodiment shown in FIG. 29 is different from the current switch circuit according to the first embodiment shown in FIG. 23 in that a power supply drop between the power supply Vcc side of the CMOS inverter Inv13 and the power supply Vcc. Is inserted. Other configurations are the same as those of the first embodiment shown in FIG.
According to the present embodiment, it is possible to set the cutoff level of the output of the CMOS inverter Inv13 to the minimum necessary level, thereby reducing the generation of driving noise. If the threshold value of each MOS transistor constituting the current switch circuit is reduced and the conductance gm is improved, the drive voltage amplitude can be minimized, which is effective in reducing power consumption and noise in the circuit. Other effects are the same as those of the first embodiment.
In this embodiment, other voltage drop means can be used instead of the power supply dropping MOS diode Q60.
Next, a fourth embodiment of the present invention will be described.
FIG. 30 is a schematic configuration diagram of a current switch circuit according to the fourth embodiment of the present invention. In FIG. 30, components having the same functions as those of the first embodiment shown in FIG. 23 are denoted by the same reference numerals.
The current switch circuit of the fourth embodiment shown in FIG. 30 differs from the current switch circuit of the first embodiment shown in FIG. 23 in that the maximum value of the output level is set between the output of the CMOS inverter Inv13 and the ground GND. That is, a MOS diode Q62 for limiting is inserted. Other configurations are the same as those of the first embodiment shown in FIG.
In the present embodiment, as in the above-described third embodiment of the present invention, the cutoff level of the output of the CMOS inverter Inv13 can be set to the minimum necessary level to reduce the generation of driving noise. Other effects are the same as those of the first embodiment.
In the present embodiment, the cutoff level can be arbitrarily set by adjusting the size of the PMOS transistor forming the CMOS inverter Inv13 and the size of the MOS diode Q62. However, power consumption by the MOS diode Q62 increases. I do.
Further, in the present embodiment, the cutoff level of the output of the CMOS inverter Inv13 may be adjusted by using other amplitude adjusting means instead of the MOS diode Q62.
In each of the embodiments described above, the MOS switch is used as the current switch. However, the current switch used in the present invention is not limited to the MOS transistor. For example, a bipolar transistor may be used. In addition, an IGBT or another semiconductor switch can be applied as the power current switch.
Further, in each of the above embodiments, a CMOS switch or a complementary emitter follower composed of two bipolar transistors is used as the voltage switch. However, the voltage switch used in the present invention has a low output impedance at both high and low levels. What is necessary is just a complementary output circuit having the following.
As described above, according to the current switch circuit of the present invention, the switch time can be reduced in both the ON and OFF directions of the switch. In addition, low-voltage operation becomes possible.

Claims (31)

入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、
入力される前記第１のクロック信号とほぼ等しい周波数の前記第２のクロック信号を生成する第２の帰還回路とを有することを特徴とする位相同期回路。A first feedback circuit for generating a second clock signal whose phase is synchronized with the input first clock signal;
A second feedback circuit for generating the second clock signal having substantially the same frequency as the input first clock signal. 請求項１記載の位相同期回路において、
前記第２の帰還回路は、前記第１のクロック信号を第１の電流に変換する第１の変換回路と、前記第２のクロック信号を第２の電流に変換する第２の変換回路と、前記第１の電流と前記第２の電流とを加算する電流加算回路とを有することを特徴とする位相同期回路。The phase-locked loop according to claim 1,
A second conversion circuit that converts the first clock signal into a first current; a second conversion circuit that converts the second clock signal into a second current; A phase synchronization circuit, comprising: a current addition circuit that adds the first current and the second current. 請求項１記載の位相同期回路において、
前記第２の帰還回路は、前記第１のクロック信号を第１の電圧に変換する第１の変換回路と、前記第２のクロック信号を第２の電圧に変換する第２の変換回路と、前記第１の電圧と前記第２の電圧とを加算する電圧加算回路とを有することを特徴とする位相同期回路。The phase-locked loop according to claim 1,
A second conversion circuit that converts the first clock signal into a first voltage, a second conversion circuit that converts the second clock signal into a second voltage, A phase synchronization circuit, comprising: a voltage addition circuit that adds the first voltage and the second voltage. 入力信号に基づいて出力信号を積分制御するための第１の制御信号を生成する第１の制御信号生成部と、
入力信号に基づいて出力信号を比例制御するための第２の制御信号を生成する第２の制御信号生成部と、
前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発振器とを有することを特徴とする位相同期回路。A first control signal generation unit that generates a first control signal for integrating and controlling an output signal based on the input signal;
A second control signal generator for generating a second control signal for proportionally controlling the output signal based on the input signal;
A phase locked loop comprising: an oscillator that outputs a clock signal based on the first control signal and the second control signal. 請求項４記載の位相同期回路において、
前記第１の制御信号生成部は、前記入力信号と前記出力信号の位相差から前記第１の制御信号を生成し、前記第２の制御信号生成部は、前記入力信号と前記出力信号の周波数の差から前記第２の制御信号を生成することを特徴とする位相同期回路。The phase-locked loop according to claim 4,
The first control signal generation unit generates the first control signal from a phase difference between the input signal and the output signal, and the second control signal generation unit determines a frequency of the input signal and the output signal. Wherein the second control signal is generated from a difference between the first and second control signals. 請求項４又は５記載の位相同期回路において、
前記第１の制御信号生成部は、入力信号を第１の電流に変換する第１の変換回路と、出力信号を第２の電流に変換する第２の変換回路と、前記第１の電流と前記第２の電流とを加算する電流加算回路とを有することを特徴とする位相同期回路。The phase-locked loop according to claim 4 or 5,
The first control signal generation unit includes: a first conversion circuit that converts an input signal into a first current; a second conversion circuit that converts an output signal into a second current; A current adding circuit for adding the second current and the second current. 請求項４又は５記載の位相同期回路において、
前記第１の制御信号生成部は、入力信号を第１の電圧に変換する第１の変換回路と、出力信号を第２の電圧に変換する第２の変換回路と、前記第１の電圧と前記第２の電圧とを加算する電圧加算回路とを有することを特徴とする位相同期回路。The phase-locked loop according to claim 4 or 5,
The first control signal generation unit includes: a first conversion circuit that converts an input signal into a first voltage; a second conversion circuit that converts an output signal into a second voltage; And a voltage adding circuit for adding the second voltage. 請求項６記載の位相同期回路において、
前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有することを特徴とする位相同期回路。The phase-locked loop according to claim 6,
The first and second conversion circuits include a charge / discharge circuit configured by a CMOS inverter that performs charge / discharge based on an input signal and a capacitor, and a current mirror filter formed by folding and connecting a plurality of current mirror circuits. A phase-locked loop characterized by the above. 入力信号と出力信号との位相差に基づいて第１の制御信号を生成する第１の制御信号生成部と、入力信号と出力信号との周波数の差から第２の制御信号を生成する第２の制御信号生成部と、前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発振器とを有するクロック生成部と、
前記クロック生成部から出力されるクロック信号を制御するクロック制御部と、
前記クロック生成部で生成されたクロック信号に基づいてデータを処理する論理部とを有することを特徴とする情報処理装置。A first control signal generator that generates a first control signal based on a phase difference between the input signal and the output signal; and a second control signal that generates a second control signal from a frequency difference between the input signal and the output signal. A clock signal generator comprising: an oscillator that outputs a clock signal based on the first control signal and the second control signal;
A clock control unit that controls a clock signal output from the clock generation unit;
An information processing device comprising: a logic unit that processes data based on the clock signal generated by the clock generation unit. 請求項９記載の情報処理装置において、
前記クロック制御部は外部からの制御信号に基づいて前記クロック生成部から出力されるクロック信号を制御することを特徴とする情報処理装置。The information processing apparatus according to claim 9,
The information processing device according to claim 1, wherein the clock control unit controls a clock signal output from the clock generation unit based on an external control signal. 入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、入力される前記第１のクロック信号と周波数が一致する前記第２のクロック信号を生成する第２の帰還回路とを有するクロック生成部と、
前記クロック生成部へ入力される第１のクロック信号を制御するクロック制御部と、
前記第２のクロック信号に基づいてデータを処理する論理部とを有することを特徴とする情報処理装置。A first feedback circuit for generating a second clock signal whose phase is synchronized with the input first clock signal, and the second clock signal having a frequency equal to that of the input first clock signal A clock generation unit having a second feedback circuit that generates
A clock control unit that controls a first clock signal input to the clock generation unit;
A logic unit for processing data based on the second clock signal. 請求項１１記載の情報処理装置において、
前記クロック制御部は外部からの制御信号に基づいて前記第１のクロック信号を制御することを特徴とする情報処理装置。The information processing apparatus according to claim 11,
The information processing apparatus according to claim 1, wherein the clock control unit controls the first clock signal based on an external control signal. 入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、入力される前記第１のクロック信号と周波数が一致する前記第２のクロック信号を生成する第２の帰還回路とを有するクロック生成部と、
前記クロック生成部から出力される第２のクロック信号に基づいて動作する複数の回路と、
前記複数の回路のうち前記クロック生成部と異なった電源で動作する回路へ前記第２のクロック信号を伝播するためのインタフェースとを有することを特徴とする情報処理装置。A first feedback circuit for generating a second clock signal whose phase is synchronized with the input first clock signal, and the second clock signal having a frequency equal to that of the input first clock signal A clock generation unit having a second feedback circuit that generates
A plurality of circuits that operate based on a second clock signal output from the clock generation unit;
An information processing apparatus, comprising: an interface for propagating the second clock signal to a circuit that operates on a different power supply from the clock generation unit among the plurality of circuits. クロック周波数に基づいてデータの処理を行う情報処理装置と、前記情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、
前記情報処理装置は、前記周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることを特徴とする情報処理システム。An information processing apparatus for processing data based on a clock frequency, and an information processing system having a circuit connected to the information processing apparatus and outputting an internal state,
The information processing system, wherein the information processing device changes a clock frequency based on an internal state output from the peripheral circuit. 請求項１４に記載された情報処理システムにおいて、
前記情報処理装置は、入力信号と出力信号の位相差から第１の制御信号を生成する第１の制御信号生成部と、入力信号と出力信号との周波数の差から第２の制御信号を生成する第２の制御信号生成部と、前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発振器とを有するクロック生成部を有することを特徴とする情報処理システム。The information processing system according to claim 14,
The information processing device generates a first control signal from a phase difference between an input signal and an output signal, and generates a second control signal from a frequency difference between the input signal and the output signal. An information processing system, comprising: a clock generation unit having a second control signal generation unit that performs a clock signal generation based on the first control signal and the second control signal. 請求項１４に記載の情報処理システムにおいて、
前記情報処理装置は、入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、入力される前記第１のクロック信号と周波数が一致する前記第２のクロック信号を生成する第２の帰還回路とを有するクロック生成部を有することを特徴とする情報処理システム。The information processing system according to claim 14,
The information processing apparatus is configured such that a first feedback circuit for generating a second clock signal whose phase is synchronized with the input first clock signal matches a frequency of the input first clock signal. An information processing system, comprising: a clock generation unit having a second feedback circuit that generates the second clock signal. 請求項１４、１５または１６に記載の情報処理システムにおいて、
前記周辺回路は電源回路であって、前記情報処理装置は、前記電源回路の残量に基づいてクロック周波数を可変にすることを特徴とする情報処理システム。The information processing system according to claim 14, 15, or 16,
The information processing system according to claim 1, wherein the peripheral circuit is a power supply circuit, and the information processing device changes a clock frequency based on a remaining amount of the power supply circuit. 制御電極を順バイアスした電流スイッチと、
前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、
を備えることを特徴とする電流スイッチ回路。A current switch in which the control electrode is forward biased,
An output connected to the low-voltage side electrode of the current switch, the complementary switch output voltage switch for driving the current switch,
A current switch circuit comprising: 請求項１８記載の電流スイッチ回路であって、
前記電流スイッチは、導通時に一定電流を流す定電流回路を構成していることを特徴とする電流スイッチ回路。The current switch circuit according to claim 18, wherein
A current switch circuit, wherein the current switch forms a constant current circuit that flows a constant current when the current switch is turned on. 請求項１８または１９記載の電流スイッチ回路であって、
前記電圧スイッチは、電源側電極が電圧降下手段を介して電源に接続されていることを特徴とする電流スイッチ回路。The current switch circuit according to claim 18 or 19,
The current switch circuit, wherein the voltage switch has a power supply side electrode connected to a power supply via a voltage drop unit. 請求項１８または１９記載の電流スイッチ回路であって、
前記電圧スイッチは、出力が振幅調節手段に接続されていることを特徴とする電流スイッチ回路。The current switch circuit according to claim 18 or 19,
The current switch circuit, wherein an output of the voltage switch is connected to amplitude adjusting means. 請求項１８または１９記載の電流スイッチ回路であって、
前記電流スイッチは、ＭＯＳトランジスタであることを特徴とする電流スイッチ回路。The current switch circuit according to claim 18 or 19,
The current switch circuit, wherein the current switch is a MOS transistor. 請求項１８または１９記載の電流スイッチ回路であって、
前記電圧スイッチは、ＣＭＯＳインバータであることを特徴とする電流スイッチ回路。The current switch circuit according to claim 18 or 19,
The current switch circuit, wherein the voltage switch is a CMOS inverter. 入力された２つの信号の位相差に応じて、２つの出力端子のうちのいずれか一方から位相差信号を出力する位相比較回路と、前記位相比較回路から出力された位相差信号にしたがい、キャパシタを充放電して制御電圧信号を生成するチャージポンプ回路と、前記チャージポンプ回路で生成された制御電圧信号にしたがい、発信周波数を調節する発振器と、を備えた位相同期ループ回路であって、
前記チャージポンプ回路は、前記位相比較回路の一方の出力端子から出力された位相差信号にしたがい、前記キャパシタを充電する第一の電流スイッチ回路と、前記位相比較回路の他方の出力端子から出力された位相差信号にしたがい、前記キャパシタを放電する第二の電流スイッチ回路と、を備え、
前記第一および第二の電流スイッチ回路は、制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、を備えることを特徴とする位相同期ループ回路。A phase comparison circuit that outputs a phase difference signal from one of two output terminals according to a phase difference between the two input signals, and a capacitor according to the phase difference signal output from the phase comparison circuit. A phase-locked loop circuit comprising: a charge pump circuit that generates a control voltage signal by charging and discharging a voltage; and an oscillator that adjusts an oscillation frequency according to the control voltage signal generated by the charge pump circuit.
The charge pump circuit is a first current switch circuit that charges the capacitor according to a phase difference signal output from one output terminal of the phase comparison circuit, and is output from the other output terminal of the phase comparison circuit. A second current switch circuit that discharges the capacitor according to the phase difference signal.
The first and second current switch circuits are a current switch in which a control electrode is forward-biased, and an output connected to the low-voltage side electrode of the current switch, and the complementary switch output voltage switch for driving the current switch. And a phase-locked loop circuit. 入力ディジタル信号のビットＭＬＢ〜ＬＳＢ各々に対応して設けられた複数の電流スイッチ回路を備えたディジタル／アナログ変換回路であって、
前記複数の電流スイッチ回路各々は、
制御電極を順バイアスした電流スイッチと、
前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、を備え、
かつ、前記電圧スイッチに入力されたビットの信号にしたがい、前記電流スイッチが、当該ビットに応じた電流を流すように、２進で重み付けがなされていることを特徴とするディジタル／アナログ変換回路。A digital / analog conversion circuit including a plurality of current switch circuits provided corresponding to each of bits MLB to LSB of an input digital signal,
Each of the plurality of current switch circuits,
A current switch in which the control electrode is forward biased,
An output connected to the low-voltage side electrode of the current switch, comprising a complementary switch output voltage switch for driving the current switch,
The digital / analog conversion circuit is characterized in that the current switch is binary-weighted so that a current corresponding to the bit flows according to a signal of a bit input to the voltage switch. 請求項７記載の位相同期回路において、
前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有することを特徴とする位相同期回路。The phase-locked loop according to claim 7,
The first and second conversion circuits include a charge / discharge circuit configured by a CMOS inverter that performs charge / discharge based on an input signal and a capacitor, and a current mirror filter formed by folding and connecting a plurality of current mirror circuits. A phase-locked loop characterized by the above. 請求項２０記載の電流スイッチ回路であって、
前記電流スイッチは、ＭＯＳトランジスタであることを特徴とする電流スイッチ回路。21. The current switch circuit according to claim 20, wherein
The current switch circuit, wherein the current switch is a MOS transistor. 請求項２０記載の電流スイッチ回路であって、
前記電圧スイッチは、ＣＭＯＳインバータであることを特徴とする電流スイッチ回路。21. The current switch circuit according to claim 20, wherein
The current switch circuit, wherein the voltage switch is a CMOS inverter. 請求項２１記載の電流スイッチ回路であって、
前記電流スイッチは、ＭＯＳトランジスタであることを特徴とする電流スイッチ回路。The current switch circuit according to claim 21, wherein
The current switch circuit, wherein the current switch is a MOS transistor. 請求項２１記載の電流スイッチ回路であって、
前記電圧スイッチは、ＣＭＯＳインバータであることを特徴とする電流スイッチ回路。The current switch circuit according to claim 21, wherein
The current switch circuit, wherein the voltage switch is a CMOS inverter. 請求項２２記載の電流スイッチ回路であって、
前記電圧スイッチは、ＣＭＯＳインバータであることを特徴とする電流スイッチ回路。23. The current switch circuit according to claim 22, wherein
The current switch circuit, wherein the voltage switch is a CMOS inverter.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7277519B2 (en) * 2003-12-02 2007-10-02 Texas Instruments Incorporated Frequency and phase correction in a phase-locked loop (PLL)
US7620136B2 (en) * 2006-02-03 2009-11-17 Infineon Technologies Ag Clock and data recovery circuit having gain control
US7750696B2 (en) * 2008-03-20 2010-07-06 Integrated Device Technology, Inc. Phase-locked loop
JP2010042146A (en) * 2008-08-13 2010-02-25 Ge Medical Systems Global Technology Co Llc Ultrasonic imaging apparatus
US8212599B2 (en) * 2009-12-30 2012-07-03 Sandisk Technologies Inc. Temperature-stable oscillator circuit having frequency-to-current feedback
JP5618359B2 (en) 2010-08-02 2014-11-05 Ｎｅｃエナジーデバイス株式会社 Secondary battery pack connection control method and power storage system
US8729931B1 (en) 2013-02-01 2014-05-20 Qualcomm Incorporated Divide-by-two divider circuit having branches with static current blocking circuits
US8957711B2 (en) * 2013-04-29 2015-02-17 Microsemi Semiconductor Ulc Phase locked loop with precise phase and frequency slope limiter
US9094034B2 (en) * 2013-11-07 2015-07-28 Mediatek Inc. Digital to analog converting system and digital to analog converting method
US20150346703A1 (en) * 2014-05-27 2015-12-03 Infineon Technologies Ag State observers
US20160269029A1 (en) * 2015-03-10 2016-09-15 Realtek Semiconductor Corp. Logical signal driver with dynamic output impedance and method thereof
EP3217550B1 (en) * 2016-03-11 2024-01-10 Socionext Inc. Circuitry for use in comparators
US10972108B1 (en) * 2019-12-06 2021-04-06 Qualcomm Incorporated Systems and methods for reduction of in-phase and quadrature-phase (IQ) clock skew
CN116455420B (en) * 2023-06-20 2023-09-19 中科海高(成都)电子技术有限公司 Radio frequency control circuit, radio frequency transceiver and multichannel radio frequency transceiver system

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63194419A (en) 1987-02-09 1988-08-11 Hitachi Ltd Phase locked loop circuit
JPH02154521A (en) 1988-12-06 1990-06-13 Mitsubishi Electric Corp Level conversion circuit
JPH03212022A (en) 1990-01-17 1991-09-17 Matsushita Electric Ind Co Ltd Signal amplitude control input circuit
JPH03235425A (en) 1990-02-09 1991-10-21 Fujitsu Ltd Digital-analog converter
US5036294A (en) * 1990-12-03 1991-07-30 Motorola Inc. Phase locked loop having low-frequency jitter compensation
US5168245A (en) * 1991-10-30 1992-12-01 International Business Machines Corporation Monolithic digital phaselock loop circuit having an expanded pull-in range
US5180214A (en) * 1991-12-30 1993-01-19 National Science Council Servo-type phase-locked loop anti-skid brake control system
JPH06112820A (en) 1992-09-30 1994-04-22 Hitachi Ltd Pll circuit
JP2773589B2 (en) 1992-12-28 1998-07-09 松下電器産業株式会社 Computer system
US5552733A (en) * 1993-01-19 1996-09-03 Credence Systems Corporation Precise and agile timing signal generator based on a retriggered oscillator
DE4303356A1 (en) * 1993-02-05 1994-08-11 Philips Patentverwaltung Digital phase locked loop
JPH06303133A (en) 1993-04-19 1994-10-28 Oki Electric Ind Co Ltd Oscillation circuit, frequency voltage conversion circuit, phase locked loop circuit and clock extract circuit
US5362990A (en) * 1993-06-02 1994-11-08 Motorola, Inc. Charge pump with a programmable pump current and system
US5444639A (en) * 1993-09-07 1995-08-22 Rockwell International Corporation Angular rate sensing system and method, with digital synthesizer and variable-frequency oscillator
US5422911A (en) * 1993-09-17 1995-06-06 Motorola, Inc. Frequency walled phase lock loop
US5566204A (en) * 1994-05-02 1996-10-15 Raytheon Company Fast acquisition clock recovery system
US5414390A (en) * 1994-09-12 1995-05-09 Analog Devices, Inc. Center frequency controlled phase locked loop system
JP3415304B2 (en) 1994-11-11 2003-06-09 株式会社日立製作所 Clock generation circuit and processor
US5512860A (en) * 1994-12-02 1996-04-30 Pmc-Sierra, Inc. Clock recovery phase locked loop control using clock difference detection and forced low frequency startup
NL9500491A (en) * 1994-12-15 1996-02-01 Ericsson Radio Systems Bv Phase-locked loop for rectangular waveform signals.
JP3523718B2 (en) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ Semiconductor device
US6229861B1 (en) * 1995-06-07 2001-05-08 Intel Corporation Clock distribution network utilizing local deskewing clock generator circuitry
JPH09172370A (en) * 1995-12-19 1997-06-30 Toshiba Corp Pll circuit
US5999039A (en) * 1996-09-30 1999-12-07 Advanced Micro Devices, Inc. Active power supply filter
KR19980042114A (en) * 1996-11-11 1998-08-17 가나이 츠토무 System with Phase Lock Loop Circuit
US5936445A (en) * 1997-03-21 1999-08-10 Plato Labs, Inc. PLL-based differential tuner circuit
US5825640A (en) * 1997-06-30 1998-10-20 Motorola, Inc. Charge pump circuit and method
JP2000305655A (en) * 1999-04-19 2000-11-02 Mitsubishi Electric Corp Microcomputer with built-in frequency multiplication circuit
US6424230B1 (en) * 2000-09-29 2002-07-23 Intel Corporation Loop stabilization technique in a phase locked loop (PLL) with amplitude compensation

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