JPS644289Y2 - - Google Patents
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- JPS644289Y2 JPS644289Y2 JP1980054797U JP5479780U JPS644289Y2 JP S644289 Y2 JPS644289 Y2 JP S644289Y2 JP 1980054797 U JP1980054797 U JP 1980054797U JP 5479780 U JP5479780 U JP 5479780U JP S644289 Y2 JPS644289 Y2 JP S644289Y2
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- circuit
- secondary battery
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- 239000004065 semiconductor Substances 0.000 description 4
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- 230000007704 transition Effects 0.000 description 3
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- 229910044991 metal oxide Inorganic materials 0.000 description 1
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Description
【考案の詳細な説明】
本考案は、インタフエイス装置に関し、特に、
たとえば半導体電子回路に、それよりも高い電圧
で動作する論理回路の出力信号をレベルシフトし
て入力するために有利に用いることができるイン
タフエイス装置に関する。[Detailed Description of the Invention] The present invention relates to an interface device, and in particular,
The present invention relates to an interface device that can be advantageously used, for example, to level-shift and input an output signal of a logic circuit operating at a higher voltage to a semiconductor electronic circuit.
一般に半導体電子回路では、その供給電源電圧
以上の電圧レベルの信号を印加することはでき
ず、特に相補形金属酸化膜半導体（略称Ｃ−
MOS）素子を用いた半導体電子回路では、供給
電源電圧以上の電圧レベルの信号が入力されると
破壊されてしまう。そのため従来では、第１図の
ごときインタフエイス装置によつて、論理回路１
からの信号をレベルシフトしてメモリなどのＣ−
MOS電子回路２に入力している。このインタフ
エイス装置において、通常の動作状態では、２次
電池３の電力がＣ−MOS電子回路２およびクラ
ンプ用抵抗Ｒ１〜Rnで消費されるが、同時に、
電池３は充電回路４によつて充電されるので、実
質的な電池３からの電力の消耗は皆無である。ま
た、論理回路１に電源５からの電力が供給されて
いない場合には、論理回路１と電子回路２との間
に設けられたインタフエイス回路６の出力インピ
ーダンスが大となり、２次電池３の電力は電子回
路２のみによつて消費される。 In general, it is not possible to apply a signal with a voltage level higher than the supply voltage to a semiconductor electronic circuit, and in particular, a complementary metal oxide semiconductor (abbreviated as C-
Semiconductor electronic circuits using MOS (MOS) elements will be destroyed if a signal with a voltage level higher than the supply voltage is input. Therefore, conventionally, the logic circuit 1 is
Level-shifts the signal from C-
It is input to MOS electronic circuit 2. In this interface device, under normal operating conditions, the power of the secondary battery 3 is consumed by the C-MOS electronic circuit 2 and the clamping resistors R1 to Rn, but at the same time,
Since the battery 3 is charged by the charging circuit 4, there is virtually no power consumption from the battery 3. Further, when the logic circuit 1 is not supplied with power from the power supply 5, the output impedance of the interface circuit 6 provided between the logic circuit 1 and the electronic circuit 2 becomes large, and the secondary battery 3 Power is consumed by the electronic circuit 2 only.
このようなインタフエイス装置において、電源
５のオンおよびオフの過渡期において電源５の供
給電圧が論理回路１やインタフエイス回路６の論
理素子の定格値以下の状態にあるときに、インタ
フエイス回路６のオープンコレクタトランジスタ
Ｔ１〜Tnが過渡的にオン状態となることがある。
それによつて電池３の電力は各抵抗Ｒ１〜Rnに
よつて消費されるが、充電回路４が動作していな
いので、各抵抗Ｒ１〜Rnによる消費電力が電池
３の放電となる。したがつて、電源５のオンオフ
動作を繰り返した場合に、電池３の電力消耗が大
となり、過放電状態になるおそれがあつた。 In such an interface device, when the supply voltage of the power supply 5 is below the rated value of the logic circuit 1 or the logic elements of the interface circuit 6 during the transition period when the power supply 5 is turned on and off, the interface circuit 6 The open collector transistors T1 to Tn may be transiently turned on.
As a result, the power of the battery 3 is consumed by each of the resistors R1 to Rn, but since the charging circuit 4 is not operating, the power consumed by each of the resistors R1 to Rn becomes the discharge of the battery 3. Therefore, when the power source 5 is repeatedly turned on and off, the power consumption of the battery 3 becomes large, and there is a risk that the battery 3 will become over-discharged.
本考案の目的は、上述の技術的課題を解決し、
電源のオンオフ動作ごとに電池の電力が消耗する
のを防止したインタフエイス装置を提供すること
である。 The purpose of this invention is to solve the above technical problems,
To provide an interface device that prevents battery power from being consumed every time the power is turned on and off.
本考案は、
(a) ２次電池３と、
(b) 電源５と、
(c) 電源５の出力によつて２次電池３を充電する
充電回路４と、
(d) 接続端子Ｉ１〜Inを有する電子回路２と、
(e) 回路１，６であつて、
電源５の電力によつて付勢され、
電子回路２の前記接続端子Ｉ１〜Inにライン
ｌ１〜lnを介して２次電池３の一方レベルの電
位にそれぞれ個別的に接続される個別スイツチ
ング素子Ｔ１〜Tnを有し、
これらの個別スイツチング素子Ｔ１〜Tnは、
制御信号によつて制御され、
この制御信号は、この回路１，６内で発生さ
れる、そのような回路１，６と、
(f) ２次電池３の他方レベルの電位と前記ライン
ｌ１〜lnとを共通に接続する共通スイツチング
素子Ｑと、
(g) ２次電池３と共通スイツチング素子Ｑとライ
ンｌ１〜lnと個別スイツチング素子Ｔ１〜Tn
とを含む閉ループに介在され、各ラインｌ１〜
ln毎に個別的に接続される抵抗Ｒ１〜Rnと、
(h) 電源５の電圧が、前記回路１，６の正常動作
をする範囲から脱したときに共通スイツチング
素子Ｑを遮断させ、電源５の電圧が前記回路
１，６の正常動作をする範囲内にあるときに共
通スイツチング素子Ｑを導通したままとする電
圧検出回路とを含むことを特徴とするインタフ
エイス装置である。 The present invention includes (a) a secondary battery 3, (b) a power source 5, (c) a charging circuit 4 that charges the secondary battery 3 by the output of the power source 5, and (d) connection terminals I1 to In. and (e) circuits 1 and 6, which are energized by the power of the power source 5 and connect the connection terminals I1 to In of the electronic circuit 2 to the connection terminals I1 to In through lines l1 to ln. It has individual switching elements T1 to Tn that are individually connected to one level of potential of 3, and these individual switching elements T1 to Tn are as follows:
(f) the potential of the other level of the secondary battery 3 and the lines l1 to (g) the secondary battery 3, the common switching element Q, the lines l1 to ln, and the individual switching elements T1 to Tn;
and each line l1~
(h) When the voltage of the power source 5 is out of the range in which the circuits 1 and 6 normally operate, the common switching element Q is cut off, and the power source 5 and a voltage detection circuit that keeps the common switching element Q conductive when the voltage of the circuits 1 and 6 is within a range for normal operation of the circuits 1 and 6.
以下、図面によつて本考案の実施例を説明す
る。第２図は本考案の一実施例の回路図であり、
第１図の従来技術に対応する部分には同一の参照
符を付す。論理回路１は、ｎ個のオープンコレク
タトランジスタＴ１〜Tnを含むインタフエイス
回路６を介してＣ−MOS素子から成るメモリな
どの電子回路２の各入力端子Ｉ１〜Inに接続され
る。インタフエイス回路６のオープンコレクタト
ランジスタＴ１〜Tnのベース端子には、論理回
路１からの信号に関連する信号がそれぞれ入力さ
れ、コレクタ端子がラインｌ１〜lnを介して電子
回路２の入力端子Ｉ１〜Inにそれぞれ接続されて
いる。オープンコレクタトランジスタＴ１〜Tn
のエミツタ端子は接地される。各オープンコレク
タトランジスタＴ１〜Tnはベース端子にハイレ
ベルの制御信号が入力されたときに導通する。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a circuit diagram of an embodiment of the present invention,
Parts corresponding to the prior art in FIG. 1 are given the same reference numerals. The logic circuit 1 is connected to each input terminal I1-In of an electronic circuit 2 such as a memory made of C-MOS elements via an interface circuit 6 including n open collector transistors T1-Tn. Signals related to the signals from the logic circuit 1 are input to the base terminals of the open collector transistors T1 to Tn of the interface circuit 6, respectively, and the collector terminals are connected to input terminals I1 to Tn of the electronic circuit 2 via lines l1 to ln. Each is connected to In. Open collector transistor T1~Tn
The emitter terminal of is grounded. Each of the open collector transistors T1 to Tn becomes conductive when a high level control signal is input to the base terminal.
電子回路２の供給電源としての２次電池３の一
方の端子は、ラインlcを介して、ｎ個の並列なク
ランプ用抵抗Ｒ１〜Rnの一方の端子に共通に接
続される。各抵抗Ｒ１〜Rnの他方の端子は、対
応するラインｌ１〜lnにそれぞれ接続される。ラ
インlcはまた、電子回路２の電源端子Vccに接続
され、その接続点７には充電回路４が接続され
る。電池３の他方の端子は接地される。充電回路
４は電源５がオン状態のときに２次電池３を浮動
充電する機能を有する。 One terminal of the secondary battery 3 serving as a power supply for the electronic circuit 2 is commonly connected to one terminal of n parallel clamping resistors R1 to Rn via a line lc. The other terminal of each resistor R1-Rn is connected to the corresponding line l1-ln, respectively. The line lc is also connected to the power supply terminal Vcc of the electronic circuit 2, and the charging circuit 4 is connected to its connection point 7. The other terminal of battery 3 is grounded. The charging circuit 4 has a function of floatingly charging the secondary battery 3 when the power source 5 is on.
ラインlcの接続点７と各抵抗Ｒ１〜Rnとの間
には、スイツチング素子としてのバイポーラトラ
ンジスタＱが介在される。バイポーラトランジス
タＱのベース端子には電圧検出回路８が接続され
る。この電圧検出回路８は、電源５がオフの状
態、および電源５から論理回路１に供給される電
圧レベルが論理回路１およびインタフエイス回路
６の各論理素子の定格値以下で正常動作をし得な
い値であるときに、バイポーラトランジスタＱに
ローレベルの制御信号を与え、論理回路１に与え
られている電圧が前記定格値で正常動作をする範
囲であるときにハイレベルの制御信号を与える機
能を有する。バイポーラトランジスタＱは、ベー
ス端子にハイレベルの信号が入力されたときに導
通し、ローレベルの制御信号が入力されたときに
遮断する。 A bipolar transistor Q as a switching element is interposed between the connection point 7 of the line lc and each of the resistors R1 to Rn. A voltage detection circuit 8 is connected to the base terminal of the bipolar transistor Q. This voltage detection circuit 8 can operate normally when the power supply 5 is off and when the voltage level supplied from the power supply 5 to the logic circuit 1 is below the rated value of each logic element of the logic circuit 1 and the interface circuit 6. A function to give a low-level control signal to the bipolar transistor Q when the voltage is not equal to the rated value, and to give a high-level control signal when the voltage applied to the logic circuit 1 is within the range for normal operation at the rated value. has. The bipolar transistor Q becomes conductive when a high-level signal is input to its base terminal, and is turned off when a low-level control signal is input.
上述のごとく構成されたインタフエイス装置に
おいて、電源５がオン状態であつて論理回路１に
与えられる電圧レベルが定格値である通常の動作
時には、バイポーラトランジスタＱは導通してお
り、各抵抗Ｒ１〜Rnの共通端子の電圧は電池３
の電圧にほぼ等しくなり、従来と同様の動作を行
なう。したがつて電池３の電力は電子回路２およ
び抵抗Ｒ１〜Rnで消費されるが、それと同時に
２次電池３は充電回路４によつて充電される。ま
た、電源５が遮断しているとき、あるいはオンオ
フ過渡期において論理回路１への供給電圧レベル
が定格値以下であるときには、電圧検出回路８か
らの制御信号によつてバイポーラトランジスタＱ
が遮断しており、そのため電池３の負荷は電子回
路２のみとなる。したがつて電源５のオンオフ過
渡期に論理回路１やインタフエイス回路６が誤動
作してオープンコレクタトランジスタＴ１〜Tn
が導通したとしても、電池３の電力が抵抗Ｒ１〜
Rnによつて消費されることが防止される。 In the interface device configured as described above, during normal operation when the power supply 5 is on and the voltage level applied to the logic circuit 1 is the rated value, the bipolar transistor Q is conductive and each of the resistors R1 to The voltage at the common terminal of Rn is battery 3
The voltage becomes almost equal to the voltage of , and the same operation as before is performed. Therefore, the power of the battery 3 is consumed by the electronic circuit 2 and the resistors R1 to Rn, but at the same time, the secondary battery 3 is charged by the charging circuit 4. In addition, when the power supply 5 is cut off, or when the voltage level supplied to the logic circuit 1 is below the rated value during the on/off transition period, the control signal from the voltage detection circuit 8 causes the bipolar transistor Q to
is cut off, so that the load on the battery 3 is only the electronic circuit 2. Therefore, during the on/off transition period of the power supply 5, the logic circuit 1 and the interface circuit 6 malfunction, causing open collector transistors T1 to Tn.
Even if conduction occurs, the power of the battery 3 is transferred to the resistor R1~
It is prevented from being consumed by Rn.
スイツチング素子は、上述の実施例で述べたバ
イポーラトランジスタＱに限定されるものではな
く、電圧検出回路８からの制御信号に応じてスイ
ツチング態様が変化するスイツチであればよい。 The switching element is not limited to the bipolar transistor Q described in the above embodiment, but may be any switch whose switching mode changes according to the control signal from the voltage detection circuit 8.
上述のごとく本考案によれば、インタフエイス
回路などの回路１，６を付勢する電源５がオフに
なつたとき、ならびにその電源５の出力がインタ
フエイス回路などの回路１，６の正常動作範囲を
脱したとき、２次電池３と電子回路２の接続端子
Ｉ１〜Inとが共通スイツチング素子Ｑによつて遮
断されるので、電源５のオンオフ過渡期において
インタフエイス回路などの回路１，６が誤動作し
たとしても、２次電池３の電力が無駄に消費され
ることが防止される。 As described above, according to the present invention, when the power supply 5 that energizes the circuits 1 and 6 such as the interface circuit is turned off, the output of the power supply 5 activates the circuits 1 and 6 such as the interface circuit. When the range is exceeded, the secondary battery 3 and the connection terminals I1 to In of the electronic circuit 2 are cut off by the common switching element Q, so that the circuits 1 and 6 such as the interface circuit Even if the secondary battery 3 malfunctions, the power of the secondary battery 3 is prevented from being wasted.
第１図は先行技術の回路図、第２図は本考案の
一実施例の回路図である。
１……論理回路、２……電子回路、３……２次
電池、５……電源、６……インタフエイス回路、
８……電圧検出回路、Ｑ……パイポーラトランジ
スタ、Ｉ１〜In……入力端子。
FIG. 1 is a circuit diagram of the prior art, and FIG. 2 is a circuit diagram of an embodiment of the present invention. 1...Logic circuit, 2...Electronic circuit, 3...Secondary battery, 5...Power supply, 6...Interface circuit,
8... Voltage detection circuit, Q... Bipolar transistor, I1~In... Input terminal.
Claims (1)
充電回路４と、 (d) 接続端子Ｉ１〜Inを有する電子回路２と、 (e) 回路１，６であつて、 電源５の電力によつて付勢され、 電子回路２の前記接続端子Ｉ１〜Inにライン
ｌ１〜lnを介して２次電池３の一方レベルの電
位にそれぞれ個別的に接続される個別スイツチ
ング素子Ｔ１〜Tnを有し、 これらの個別スイツチング素子Ｔ１〜Tnは、
制御信号によつて制御され、 この制御信号は、この回路１，６内で発生さ
れる、そのような回路１，６と、 (f) ２次電池３の他方レベルの電位と前記ライン
ｌ１〜lnとを共通に接続する共通スイツチング
素子Ｑと、 (g) ２次電池３と共通スイツチング素子Ｑとライ
ンｌ１〜lnと個別スイツチング素子Ｔ１〜Tn
とを含む閉ループに介在され、各ラインｌ１〜
ln毎に個別的に接続される抵抗Ｒ１〜Rnと、 (h) 電源５の電圧が、前記回路１，６の正常動作
をする範囲から脱したときに共通スイツチング
素子Ｑを遮断させ、電源５の電圧が前記回路
１，６の正常動作をする範囲内にあるときに共
通スイツチング素子Ｑを導通したままとする電
圧検出回路とを含むことを特徴とするインタフ
エイス装置。[Claims for Utility Model Registration] (a) Secondary battery 3, (b) Power source 5, (c) Charging circuit 4 that charges the secondary battery 3 by the output of power source 5, (d) Connection an electronic circuit 2 having terminals I1 to In; (e) circuits 1 and 6, energized by the power of a power source 5, and connected to the connection terminals I1 to In of the electronic circuit 2 via lines l1 to ln; It has individual switching elements T1 to Tn that are each individually connected to one level of potential of the secondary battery 3, and these individual switching elements T1 to Tn are as follows:
(f) the potential of the other level of the secondary battery 3 and the lines l1 to (g) the secondary battery 3, the common switching element Q, the lines l1 to ln, and the individual switching elements T1 to Tn;
and each line l1~
(h) When the voltage of the power source 5 is out of the range in which the circuits 1 and 6 normally operate, the common switching element Q is cut off, and the power source 5 and a voltage detection circuit that keeps the common switching element Q conductive when the voltage of the common switching element Q is within a range for normal operation of the circuits 1 and 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980054797U JPS644289Y2 (en) | 1980-04-21 | 1980-04-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980054797U JPS644289Y2 (en) | 1980-04-21 | 1980-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56156335U JPS56156335U (en) | 1981-11-21 |
| JPS644289Y2 true JPS644289Y2 (en) | 1989-02-03 |
Family
ID=29649507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980054797U Expired JPS644289Y2 (en) | 1980-04-21 | 1980-04-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS644289Y2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313145A (en) * | 1976-07-23 | 1978-02-06 | Seikosha Kk | Power source change over circuit |
-
1980
- 1980-04-21 JP JP1980054797U patent/JPS644289Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313145A (en) * | 1976-07-23 | 1978-02-06 | Seikosha Kk | Power source change over circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56156335U (en) | 1981-11-21 |
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