JPS642319B2

JPS642319B2 -

Info

Publication number: JPS642319B2
Application number: JP3686982A
Authority: JP
Inventors: Masatoshi Abe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-03-09
Filing date: 1982-03-09
Publication date: 1989-01-17
Also published as: JPS58153489A

Description

【発明の詳細な説明】発明の分野本発明は時分割交換方式における通話路メモリ
のアドレス変換方式、さらに詳しく言えば、通話
路メモリと該通話路メモリの制御メモリを有して
回線交換を行なう時分割交換方式において、上記
制御メモリから読取られるアドレス情報に対応す
る通話路メモリのデータエリアが障害の際、該ア
ドレスを非障害の部分のアドレスに変換して通話
路メモリに送出するアドレス変換方式に関する。

従来の技術第１図は通話路メモリ１段で構成された時分割
交換方式における従来の通話路装置の１例を示す
図である。

図において、MPXは多重化装置、SPMは通話
路メモリ、DMPXは多重分離装置、SELはセレ
クタであり、これ等で通話路装置が構成され、な
おPFは電話機等の端末、FHW₁〜FHWmはフオ
ーワード・ハイウエイ、BHW₁〜BHWmはバツ
クワード・ハイウエイ、FHWM，BHWMはそ
れぞれ中間フオーワード・ハイウエイおよび中間
バツクワード・ハイウエイを示す。

端末PFよりの通話データは、PCM符号化さ
れ、各端末に割当てられたタイム・スロツトTS₁
〜TSnによつて、フオーワード・ハイウエイ
FHW₁〜FHWmのそれぞれに多重化され、これ
等ｍ本のフオーワード・ハイウエイFHW₁〜
FHWmの上の通信または通話データは、さらに、
多重化装置MPXにより１本の中間フオーワー
ド・ハイウエイFHWMに多重化されて通話路メ
モリSPMに入力する。

この多重化装置MPXにより時分割多重化され
た上記のPCM符号化されたデータは、書き込み
用制御メモリCM_Wより読み出される書き込み用
アドレス情報により通話路メモリSPMに書き込
まれ、また読み出し用制御メモリCM_Rより読み
出される読み出し用のアドレス情報により通話路
メモリSPMから中間バツクワード・ハイウエイ
BHWMに読み出され、多重分離装置DMPXでバ
ツクワード・ハイウエイBHW₁〜BHWmに分離
され、さらにタイムスロツト毎に分離されて各端
末に分配され、ここに回線交換が行なわれる。な
お、書き込み用制御メモリCM_Wより出力するア
ドレス情報と読み出し用制御メモリCM_Rより出
力するアドレス情報はセレクタSELにおいて、読
み出し書き込み切換え信号Ｒ／Ｗ，Ｓにより切換
制御され、書き込みサイクルにおいては書き込み
用制御メモリCM_Wの出力する書き込み用アドレ
ス情報が、また読み出しサイクルにおいては読み
出し用制御メモリCM_Rの出力する読み出し用ア
ドレス情報が選択される。

この場合、書き込み用および読み出し用制御メ
モリCM_WおよびCM_Rのいずれか一方をシーケン
シヤル・カウンタで構成するのが普通であり、書
き込み用制御メモリCM_Wとしてシーケンシヤ
ル・カウンタを使用すればシーケンシヤル・ライ
ト／ランダム・リードの制御が、また読み出し用
制御メモリCM_Rとしてシーケンシヤル・カウン
タを使用すればランダム・ライト／シーケンシヤ
ル・リードの制御が行なわれることになる。

いずれの場合においても、通話路メモリSPM
上のPCM符号化された通話データの格納される
アドレスは、ハイウエイ番号およびタイムスロツ
ト番号の１組と１対１の対応になつている。

従来の時分割通話路装置は上記のように構成さ
れていたので、次のような問題があつた。通話路
メモリSPMのメモリ・エリアに障害が発生し、
通話路メモリSPMのあるアドレスのデータエリ
アに対しては、データの保証ができなくなつたと
する。この事態が生ずると、障害となつたメモ
リ・エリアのアドレスを使用して構成されていた
回線（チヤネル）は遮断されてしまう。しかし、
この場合、通話路メモリSPM上に通話データを
退避し得る正常なエリアが存在するならば、この
エリアを使用して回線を維持することができる。

書き込み用および読み出し用制御メモリCM_W
およびCM_Rが、何れも、中央制御装置CPUから
書き込みが可能な場合、すなわち、通話路装置が
ランダム・ライト／ランダム・リードの制御を受
ける場合は、通話データを通話路メモリの任意の
アドレスに退避させることができるので上記の問
題は回避できる。しかし、一般的には、通話路装
置は、構成の簡単、制御の簡単容易等の利点があ
るため、前述のように、制御メモリCM_W，CM_R
のいずれか一方をシーケンシヤル・カウンタとし
ている。

第２図は、シーケンシヤル・ライト／ランダ
ム・リードの制御を受ける従来の時分割通話路装
置の一例の構成を示す図である。図において、記
号は第１図と同じものを示す。なおCNTは、書
き込みアドレスをシーケンシヤルに送出し書き込
み用制御メモリ（CM_W）として動作するカウン
タ、CMはランダム・リード用の読み出し用アド
レス情報を送出する読み出し用制御メモリであ
る。

第１図と同様に、端末PFよりの通話データは
１本の中間フオーワード・ハイウエイFHWMに
多重化され通話メモリSPMに入力し、また、通
話メモリSPMから読み出される通話データは中
間バツクワード・ハイウエイBHWMに出力す
る。この際上記の両ハイウエイにはハイウエイ数
ｍ、タイムスロツト数ｎの通話データが多重化さ
れる。すなわちｍ×ｎ多重されている。

各フオーワード・ハイウエイFHW₁〜FHWm
はそれぞれ１フレームにタイムスロツトTS₁〜
TSnを収容し、その運ぶ通話データは多重化装置
MPXによりｍ×ｎの時分割多重化されたPCM信
号となり、中間フオーワード・ハイウエイ
FHWMを経て通話路メモリSPMに達し、カウン
タCNTの出力として与えられるアドレス情報
（後記のようにサブ・タイムスロツト毎に１づつ
増加する）をアドレスとして、通話路メモリ
SPMにアドレス順に、すなわちシーケンシヤル
に書き込まれる。読み出し用制御メモリCMに
は、中央制御装置CPUから各サブ・タイムスロ
ツト対応に通話路メモリ読み出し用アドレス情報
が書き込まれており、サブ・タイムスロツト毎に
このアドレスが読み出され、この読み出されたア
ドレス情報により通話路メモリSPMの通話デー
タがランダムに読み出される。このアドレスは変
換すべき回線に対応するものである。

通話路メモリSPMから読み出された通話デー
タは、中間バツクワード・ハイウエイBHWMを
経て多重化分離装置DMPXに達し、ここで、各
バツクワード・ハイウエイBHW₁〜BHWmに分
離される。各バツクワード・ハイウエイBHW₁
〜BHWmに分離された多重信号は、さらに各端
末に割当てられたタイムスロツトに分配され、端
末へ送信される。

第２図において、フオーワード・ハイウエイ
FHW₁から中間フオーワード・ハイウエイ
FHWMおよび中間バツクワード・ハイウエイ
BHWMを経てバツクワード・ハイウエイ
BHW₁に至る時分割多重通話データの流れを
第３図に示す。図において、Ｔは１フレームを示
す。フオーワード・ハイウエイFHW₁は１フレ
ームにタイムスロツトｎ個を有し、各タイムスロ
ツトに１つの通話データが割当てられる。

ｍ個のフオーワード・ハイウエイFHW₁〜
FHWmは多重化装置MPXにより、Ｍで示すよう
に多重化される。すなわち、フオーワード・ハイ
ウエイFHW₁の通話データを例にとればタイム
スロツトTS₁上のデータは、中間フオーワード・
ハイウエイFHWMのHW₁と示したサブ・タイ
ムスロツトにのせられ、同様に他のフオーワー
ド・ハイウエイFHW₂〜FHWmのタイムスロツ
トTS₁上のデータHW₂〜HWj〜HWm等のサ
ブ・タイムスロツトにのせられる。ｍ個のサブ・
タイムスロツトHW₁〜HWmで１つのタイムス
ロツト（TS₁、…等）に対応する。同様にフオー
ワード・ハイウエイFHW₁〜FHWmの他の各タ
イム・スロツトTS₂〜TSn上のデータも同様に多
重化される。このようにして、中間フオーワー
ド・ハイウエイFHWMにはで示すようにｎ×
ｍの通話データが多重化される。

第４図は、通話路メモリSPMのアドレスとそ
のアドレスに書き込まれるデータとの関係を示す
図である。

図に示すように、通話路メモリSPMはｎ×ｍ
個のアドレスを有し、アドレス“１”には、第３
図ののタイムスロツトTS₁のサブ・タイムスロ
ツトHW₁のデータを書き込む。以下順次に、第
４図に示すように、アドレスの順にサブ・タイム
スロツトHW₂，HW₃…等で運ばれるデータを書
き込む。

第４図に示すように、通話路メモリSPMに書
き込まれる通話データのアドレスは、ハイウエイ
番号（１〜ｍ）とタイムスロツト番号（１〜ｎ）
との１つの組合せに対して１対１対応になる。こ
のように通話路メモリSPMのデータ配列が決定
されているので、読み出し用制御メモリCMから
送出されてくる通話路メモリSPMの読み出しア
ドレス情報に従つて読み出したデータを異なるハ
イウエイ番号およびタイムスロツト番号の位置に
収容し直す。

第２図の中間バツクワード・ハイウエイ
BHWMには、第３図で示すように、通話路メ
モリSPMの内容がランダムに読み出され、例え
ばタイムスロツトTS₁のサブ・タイムスロツト
HW₁のデータは、バツクワード・ハイウエイ
BHW₁のタイムスロツトTS₁にのる。このように
中間バツクワード・ハイウエイBHWMの各タイ
ムスロツトTS₁〜TSnのサブ・タイムスロツト
HW₁〜HWmのデータはそれぞれバツクワー
ド・ハイウエイBHW₁〜BHWmの対応するタイ
ムスロツトTS₁〜TSnにのつて出力する。

読み出し用制御メモリCMで指定されるアドレ
スでサブ・タイムスロツトの変換が行なわれ回線
交換が行なわれる。

ここで、前述したように、通話路メモリSPM
のあるメモリ領域が使用不能になつた場合、その
領域を使用して通信を行なう端末は通信不能とな
る。すなわち、正常なときと同様のアドレスを使
用したのでは通信は不能である。

第２図に示すように、書き込み用アドレス発生
用にカウンタCNTを、また読み出し用アドレス
発生用に制御メモリCMを使用してシーケンシヤ
ル・ライト／ランダム・リードの制御を行なう代
りに、書き込み用アドレス発生用に制御メモリ
CMを、また読み出し用アドレス発生用にカウン
タCNTを使用してランダム・ライト／シーケン
シヤル・リードの制御を行なつても、通話路メモ
リSPMの読み出し側から通話路メモリSPMの通
話データを記憶するメモリ領域を眺めた場合、ア
ドレスと通話データ収容はやはり１対１対応にな
る。従つて、ランダム・ライト／シーケンシヤ
ル・リードの制御を行なつても上記の問題、すな
わち、通話路メモリSPMのメモリ領域の障害に
より通信不能となる端末が生ずる問題は依然とし
て残る。

第１図に示すように、通話路メモリSPMの書
き込み用および読み出し用の制御メモリCM_W，
CM_Rを設け、中央制御装置CPUからそれぞれの
制御メモリCM_W，CM_Rに障害となつたメモリ領
域部分を避けてアドレス情報を書き込めば、回線
の接続を維持することはできる。しかし、このよ
うにすると、ハードウエア量の増大、および２つ
の制御メモリを制御するためのソフトウエア量も
増大し、著しく不経済となつて好ましくない。

以上のように、従来の技術は、時分割通話路装
置の通話路メモリの一部のメモリ・エリアの障害
の際に、回線の接続を維持することは不可能であ
り、またこれを可能とするため、上記のような手
段によればハード・ウエアおよびソフト・ウエア
量の増大をまねき、経済的に実行することは不可
能であるという欠点を有した。

発明の目的本発明は、上記の従来技術の欠点を除去し、時
分割通話路装置の通話路メモリー部のメモリ・エ
リアの障害の際、回線接続が不可能となることを
簡単な手段により経済的に防止することを目的と
する。

発明の実施例第５図は本発明の一実施例の接続図である。

第５図に示す実施例は、１つのアドレスに対す
るメモリ・エリアに障害がある際に適用されるも
のである。

図において、FHWM，BHWMはそれぞれ中
間フオーワード・ハイウエイおよび中間バツクワ
ード・ハイウエイ、SPMは通話路メモリであり、
第２図の通話路メモリSPMに相当する通話路メ
モリ本体SPM―Ｐと予備エリヤSPM―Ｓを有
し、SEL₁，SEL₂はセレクタ、COMPは比較回
路、CNTは書き込み用アドレスを発生するカウ
ンタ、CMは読み出し用アドレスを発生する制御
メモリ、BUR０およびBUR１はそれぞれ第１お
よび第２のバツフア・レジスタである。

通話路メモリSPMが正常であれば、バツフ
ア・レジスタBUR０，BUR１にはデータは格納
されない。書き込みサイクルにおいて、読み出し
書き込み切換信号R/W，ＳがセレクタSEL₂を制
御してカウンタCNTの出力を選択し、また、読
み出しサイクルにおいて、読み出し書き込み切換
信号R/W，ＳがセレクタSEL₂を制御して制御メ
モリCMの出力を選択し、それぞれをアドレス情
報として通話路メモリSPMに送る。このとき、
セレクタSEL₂の出力（上記アドレス情報）は比
較回路COMPにも分流するが、通話路メモリ
SPMが正常であれば、中央制御装置CPUは第２
のバツフア・レジスタBUR１にはデータを設定
せず、その内容は空であり、比較回路COMPを
駆動するためのENBビツトは“０”であり、そ
のために比較回路COMPは比較動作を行なわず、
その出力Outは“０”であり、このためセレクタ
SEL₁はセレクタSEL₂の出力を選択し通過させ、
第２のバツフア・レジスタBUR１の内容の通過
を阻止する。なお、通常は通話路メモリSPMは
正常であるとして、その本体SPM―Ｐ中のアド
レスを使用して回線交換を行なうようになされ
る。

いま、通話路メモリSPMの通話路メモリ本体
SPM―Ｐの領域内で使用不能なメモリ・エリア
が発生し、中央制御装置CPUがこの障害メモ
リ・エリアのアドレスを認識した場合は、第１
に、第１のバツフア・レジスタBUR０に、障害
となつた通話路メモリ本体SPM―Ｐ内のメモ
リ・エリアのアドレス情報を書き込む。第２に中
央制御装置CPUは障害のあるエリアに収容され
るべきであるデータを退避させるアドレスを第２
のバツフア・レジスタBUR１に書き込むととも
に、第２のバツフア・レジスタBUR１に設定さ
れている比較回路COMP駆動用ビツトENBを
“１”にする。退避用のアドレスは、通話路メモ
リSPMの予備エリアSPM―Ｓ内に設定する。

以上の設定が完了すれば、各書き込みおよび読
み出しサイクルにおいて、書き込みおよび読み出
しアドレス情報がカウンタCNTおよび制御メモ
リCMからセレクタSEL₂を通して、セレクタ
SEL₁に入力するとき、該アドレス情報は比較回
路COMPにも入力し、バツフア・レジスタBUR
０に格納された障害エリアのアドレス情報と比較
される。一致しなければ、セレクタSEL₂から出
力するアドレス情報対応のエリアは正常であり、
また比較回路COMPの一致出力Outは“０”であ
るので、セレクタSEL₁はセレクタSEL₂から出力
する上記正常のアドレス情報を選択して通話路メ
モリSPMに与え、バツフア・レジスタBUR１中
の退避用アドレスを阻止する。

セレクタSEL₂から出力するアドレスとバツフ
ア・レジスタBUR０中の障害エリアのアドレス
が一致すれば、比較回路COMPは一致出力Outと
して“１”を出力する。この一致出力Outの
“１”によりセレクタSEL₁は制御されて、バツフ
ア・レジスタBUR１の内容すなわち退避アドレ
スを選択して、通話路メモリSPMに与え、セレ
クタSEL₂より出力する障害エリアのアドレスを
阻止する。

従つて、障害のあつたメモリ・エリアのアドレ
スに書き込まれ、そのアドレスから読み出される
はずであつた通話データは、そのアドレスがバツ
フア・レジスタBUR１に新らたに設定した、上
記のアドレスとは異なる、予備エリアSPM―Ｓ
内の正常なアドレスに変換され、通話データの書
き込み、読み出しは、そのアドレスに関しては通
話路メモリSPMの予備エリアSPM―Ｓにおいて
正常に行なわれ、回線を維持することができる。

ここにカウンタCNTと制御メモリCMは、第
２図に示した従来技術によるものと全く同じ構成
でよく、メモリ・エリアに障害が発生しない限
り、バツフア・レジスタBUR１の比較回路駆動
用ビツトENBを“０”に設定しておけば、比較
回路COMPは駆動されず第２図に示したものと
全く同様に動作する。

通話路メモリSPMのメモリ・エリアに障害が
発生した場合に、バツフア・メモリBUR０およ
びBUR１に所定のデータを設定することにより、
通話路メモリSPMの予備エリアSPM―Ｓを使用
し回線を維持することができ、この際制御メモリ
CMの内容の変更を行なう必要がなく、カウンタ
CNTの設定値を変更する必要もない。

第６図は本発明の異なる実施例の接続構成図で
ある。第５図に示す実施例においては、バツフ
ア・レジスタBUR０，BUR１に収容されるアド
レス・データは通話路メモリSPMの１アドレス
分であり、通話路メモリSPMの１アドレスのみ
の変更が可能であり、１アドレスのみに障害の発
生した場合に回線の維持が可能である。しかし、
本発明は１アドレスのみの変更を可能とするのみ
ならず、通話路メモリSPMのアドレスの複数個
のブロツクを単位としてアドレス変換が可能であ
る。第６図は、このようなアドレスの複数個を含
むブロツクを単位としてアドレス変換を行なう実
施例を示す。

第６図において、その記号は第５図と同じもの
を示す。第６図において通話路メモリSPMの書
き込み、読み出し用アドレスは、第５図と同様に
セレクタSEL₂から出力するが、このアドレス情
報はセレクタSEL₂の出力において、上位側Ｍの
ｍビツトと下位側Ｌのｌビツトとに２分され、上
位側ＭのｍビツトがセレクタSEL₁および比較回
路COMPに入力する。

この際、例えばアドレス群“000〓000”〜
“000〓111”に障害が生じたとすれば、その上位
側の３ビツト“000”を障害ブロツク情報として
第１のバツフア・レジスタBUR０に設定する。
第２のバツフア・レジスタBUR１には通話路メ
モリSPMの予備エリアSPM―Ｓの中のアドレス
の上位側３ビツト例えば“111”を設定し、比較
回路駆動用ビツトENBビツトを“１”にする。

いま、バツフア・レジスタBUR０に内容が設
定されず（比較回路駆動用ビツトENBは“０”）、
比較回路COMPが不動作のとき、およびセレク
タSEL₂から出力するアドレス情報の上位側のｍ
ビツトが第１のバツフア・レジスタBUR０の設
定内容と一致しないときは、いづれも比較回路
COMPの一致出力Outが“０”であり、セレクタ
SEL₁はセレクタSEL₂よりの出力、すなわち、ア
ドレスの上位側ｍビツトを選択して通過させ、セ
レクタSEL₁の出力部で上記の上位側ｍビツトと
全く変更を受けない下位側ｌビツトを結合して、
アドレス情報として通話路メモリSPMに送る。
上記の説明から容易に理解し得るように、この場
合はセレクタSEL₁を出力したアドレス情報は何
らの変更を受けずに通話路メモリSPMに達する。

セレクタSEL₂から出力するアドレス情報の上
位側ｍビツトが障害エリアを示す情報として、第
１のバツフア・レジスタBUR０に設定された内
容と一致するときは、比較回路COMPの一致出
力Outが“１”となり、セレクタSEL₁は、バツ
フア・レジスタBUR１に変更すべきアドレス情
報として設定された情報（退避アドレス情報）を
選択して出力し、またセレクタSEL₂からの情報
の通過を阻止する。セレクタSEL₁の出力部にお
いて、セレクタSEL₂から出力したアドレス情報
の上位側ｍビツトがバツフア・レジスタBUR１
の設定内容に変更されて、退避アドレス情報とし
て通話路メモリSPMに達する。

例えば、上記のようにアドレス群“000〓000”
〜“000〓111”のエリアに障害を生じたとすれ
ば、第１のバツフア・レジスタBUR０に“000”
を、また第２のバツフア・レジスタBUR１に
“111”を設定するので、セレクタSEL₂を出力す
るアドレス情報“000000〜000111”は“111000〜
111111”に変更されて通話路メモリSPMに入力
する。ここに上記アドレスを予備エリアSPM―
Ｓ内に設けることにより、通話路メモリSPMの
メモリ・エリアの内にあるブロツク（上記例では
“000000”〜“000111”）のアドレス変換をし、通
話路メモリSPMの予備エリアSPM―Ｓ内のブロ
ツク（上記例では“111000〜111111”）にデータ
収容を変換することができる。従つて、アドレス
の複数個からなるブロツクに障害が発生しても回
線を維持することができる。

本発明は、上記実施例に限定されるものではな
く、その技術的範囲内で種々の変形が可能であ
る。

発明の効果本発明は、上記のように構成されているので、
通話路メモリと該通話路メモリに書き込みおよび
読み出し用アドレスを与える通話路制御メモリと
を具備し、回線交換を行なう時分割通話路装置に
おいて、通話路メモリのメモリ・エリアに障害が
発生したとき、通話路メモリに、予備エリアを設
け、またバツフア・レジスタを設けて、通話路メ
モリの障害エリアに対するアドレスを通話路メモ
リの上記の予備エリアに変換し、障害のあつたエ
リアに収容されるべきデータ（通話データ）を通
話路メモリの予備エリアに収容換えすることによ
り、簡単なハードウエアの付加および簡単な制御
処理により回線を維持することが可能となる効果
がある。またこの際、通話路メモリのアドレス情
報を格納している制御メモリの内容に全く変更を
加える必要がなく、障害エリアのアドレスと新ら
たにデータを収容するアドレスとをそれぞれ第１
および第２の２個のバツフア・レジスタに設定す
るのみでよいので制御が簡単であり、中央制御装
置に対する負荷も極めて僅かですむ。

【図面の簡単な説明】

第１図は、通話路メモリ１段で構成された時分
割交換方式における従来の通話路装置の１例の構
成を示す図、第２図はシーケンシヤル・ライト／
ランダム・リードの制御を受ける通話路メモリを
有する従来の通話路装置の１例の構成を示す図、
第３図は上記通話路装置の各ハイウエイ上の通話
データの流れを示す図、第４図は第１図、第２図
の通話路メモリのアドレス配列と、そのアドレス
に収容されるべき通話データとの関係とを示す
図、第５図は１個のアドレスを変更する場合の本
発明の一実施例の接続構成図、第６図は複数のア
ドレスよりなるブロツクに対して、アドレスを変
更する場合の本発明の実施例の接続構成図であ
る。 SPM…通話路メモリ、MPX…多重装置、
DMPX…多重分離装置、PF…端末、FHW₁〜
FHWm…フオーワード・ハイウエイ、FHWM…
中間フオーワード・ハイウエイ、BHW₁〜
BHWm…バツクワード・ハイウエイ、BHWM
…中間バツクワード・ハイウエイ、SEL，SEL₁，
SEL₂…セレクタ、CM_W…書き込み用制御メモ
リ、CM_R…読み出し用制御メモリ、CNT…カウ
ンタ、CM…制御メモリ（読み出し用）、COMP
…比較回路、BUR０…第１のバツフア・レジス
タ、BUR１…第２のバツフア・レジスタ、ENB
…比較回路駆動用ビツト、CPU…中央制御装置、
SPM―Ｓ…通話路メモリSPMの予備エリア、
SPM―Ｐ…通話路メモリSPMの本体。

Claims

【特許請求の範囲】

１時分割多重化されたデータを蓄積する通話路
メモリと、通話路メモリに書き込みおよび読み出
し用のアドレス情報を送出して回線交換を行なわ
せる制御メモリと、通話路メモリの障害エリヤの
アドレスまたはアドレス群を示す情報を格納する
第１のバツフア・レジスタと、通話路メモリの予
備エリヤ内のアドレスまたはアドレス群を示す情
報を格納する第２のバツフア・レジスタと、制御
メモリから通話路メモリに送られるアドレス情報
と上記第１のバツフア・レジスタに格納された情
報とを比較し、一致したときは一致出力を送出す
る比較回路と、該比較回路の一致出力により上記
制御メモリから送出されるアドレス情報またはア
ドレス群を示す情報を上記第２のバツフア・レジ
スタに設定された内容に変更して上記通話路メモ
リに送るセレクタとを具備することを特徴とする
時分割交換方式における通話路メモリのアドレス
変換方式。