JPS6411015U - - Google Patents
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- Publication number
- JPS6411015U JPS6411015U JP10545087U JP10545087U JPS6411015U JP S6411015 U JPS6411015 U JP S6411015U JP 10545087 U JP10545087 U JP 10545087U JP 10545087 U JP10545087 U JP 10545087U JP S6411015 U JPS6411015 U JP S6411015U
- Authority
- JP
- Japan
- Prior art keywords
- supplied
- transistors
- transistor
- adder circuit
- signal voltages
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
第１図はこの考案の一例の接続図、第２図はそ
の説明のための図である。 １〜３は差動アンプ、１１は乗算回路である。
の説明のための図である。 １〜３は差動アンプ、１１は乗算回路である。
Claims (1)
- 【実用新案登録請求の範囲】 第１及び第２のトランジスタにより第１の差動
アンプが構成され、 上記第１のトランジスタのベースに入力信号が
供給され、 上記第２のトランジスタを定電流源として第３
及び第４のトランジスタにより第２の差動アンプ
が構成され、 上記第３及び第４のトランジスタのベースには
基準電圧及び制御電圧が供給され、 上記第３及び第４のトランジスタのコレクタに
は、第１及び第２の負荷抵抗器が接続されて上記
制御電圧により利得制御された上記入力信号の第
１及び第２の信号電圧が取り出され、 これら第１及び第２の信号電圧が、それぞれバ
ツフア回路及び直流レベルのシフト素子を通じて
加算回路に供給され、 この加算回路の加算出力が上記第２のトランジ
スタのベースに供給されて負帰還が行われ、 上記加算回路に供給される第１及び第２の信号
電圧の一方が利得制御出力として取り出される利
得制御アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10545087U JPS6411015U (ja) | 1987-07-09 | 1987-07-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10545087U JPS6411015U (ja) | 1987-07-09 | 1987-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6411015U true JPS6411015U (ja) | 1989-01-20 |
Family
ID=31338074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10545087U Pending JPS6411015U (ja) | 1987-07-09 | 1987-07-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6411015U (ja) |
-
1987
- 1987-07-09 JP JP10545087U patent/JPS6411015U/ja active Pending
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