JPS6393061A - 対等なシステムを接続するための高速リンク - Google Patents

対等なシステムを接続するための高速リンク

Info

Publication number
JPS6393061A
JPS6393061A JP62080848A JP8084887A JPS6393061A JP S6393061 A JPS6393061 A JP S6393061A JP 62080848 A JP62080848 A JP 62080848A JP 8084887 A JP8084887 A JP 8084887A JP S6393061 A JPS6393061 A JP S6393061A
Authority
JP
Japan
Prior art keywords
data
transmission
input
line
receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62080848A
Other languages
English (en)
Other versions
JPH0816898B2 (ja
Inventor
ロバート・アール・トロッティアー
デーヴィッド・エイ・リーダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wang Laboratories Inc
Original Assignee
Wang Laboratories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wang Laboratories Inc filed Critical Wang Laboratories Inc
Publication of JPS6393061A publication Critical patent/JPS6393061A/ja
Publication of JPH0816898B2 publication Critical patent/JPH0816898B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明に、データ処理システムに関し、より詳細には、
成分システムをリンクしこれによりデータ処理システム
を形成するためのシステムに関する。
従来技術の説明 従来技術に２いて、１つのコンピュータシステムの諸成
分ヲ接続するのに並列パスが一般的に用いられてきてお
シ且つ対等なシステムとリンクするのに直列リンクが用
いられてきている。並列パスは高速度を与えるが、一般
的に、接続されている諸成分の少なくとも幾つかが対等
ではなく、即ち、システムがともかぐ作動するために必
要であると推定される。直列リンクは、対等なシステム
の接続に用いられておシ、従って、これに接続されてい
る任意のシステムが作ＭＩＩＪ可能である限り作動でき
る。しかしながら、直列リンクによるデータ伝送は、直
列パスによるデータ伝送よりもがなり遅い。必要なもの
、且つ本発明によって提供されるものは、パスに特有な
高速度と共に直列リンクに特有な諸成分の対等な関係を
提供するリンクである。
発明の概要 本発明は、コンピュータシステムの諸成分を接続するた
めのリンクに関する。本発明は、複数の対等な成分シス
テムを接続するための高速リンク（Ｈ８Ｌ）である。各
成分システムは、入力出力システムき含んでいる。この
リンクは、谷入力出力ンステムに接続されており、デー
タライン並びに制唾ラインを含んでいる。これらの制惧
ラインには以下の種類が含まれている。即ち、接続され
た全ての成分システムの状ｄｅ谷酸成分システム示すシ
ステム状態ライン、高４１Ｊンクが現在用いられている
か否か及び接続された成分システムのどれが伝送の開始
金希望している７）ｈｆ示すためのアービトレーション
（ａｒｂｉｔｒａｔｉｏｎ　）ライン、及び成分システ
ムのどれが伝送を受信すべきかを規定するための且つこ
のように規定された成分システムが伝送を受信すること
が可能であるか否かを規定するためのレシーバ獲得ライ
ンである。
このリンクは更に、上記データ及び制御部ラインに接続
されている各々の入力出力システムにおけるデバイスア
ダプタを含んでいる。このデノくイスアダプタの中には
以下のものが含まれている。即ち、上記状態ラインに接
続されているシステム状態検出ロジックであって、作動
不能でろる成分システムへのデータの伝送を防止するた
めのシステム状態検出ロジック、上記アービトレーショ
ンラインに接続されているアービトレーションロジック
でろって、ある成分システムが任意の与えらルた時間に
おいて上記リンクへのアクセスに有Ｌ１４るか否かを決
定するためのアービトレーションロジック、上記レシー
バ獲得ラインに接続されているレシーバ獲得ロジックで
ろって、これにより、ある伝送入力出力システムが受信
入力出力システムを規定し、上記の規定されたシステム
がその選択と及び受信の能力を認め、且つ上記伝送シス
テムが、上記の規定されたシステムが選択されており且
つデータの受信が可能であることを証明し得るレシーバ
獲得ロジック、上記レシーバ獲得ｏシックに応答するデ
ータ供給ロジックであって、るる受信システムの選択が
証明された後上記データラインにデータを供給するため
のデータ供給ロジツク、及び上記レシーバ獲得ロジック
に応答する上記受信システムにおけるデータ受信手段で
あって、上記データラインからデータを受信するための
データ受信手段である。
従って、本発明の目的は、コンピュータシステム’ｋ　
ＩＪンクするための改良された手段を提供することにる
る。
本発明の別の目的は、対等なシステムのための高速リン
ク？提供することにある。
本発明の別の目的は、各々が他方の状態を決定し得る対
等なシステムを接続する高速リンク金提供することにあ
る。
本発明の別の目的は、伝送システムが、それが現型され
た受信システムを有していることを証明し且つ上記受信
システムが伝送全開始する前にデータを受信することが
できることを証明する高速リンクを提供することにある
。
好適な実施列の説明 好適な芙施しＭの以下の説明は先ず、本発明が用いられ
ているピアコンピュータシステムのシステムについて説
明してお９１次に、Ｈ８Ｌにおける諸信号及びタイミン
グについて詳細に説明しておジ、最後に、Ｈ３Ｌを作動
するＩ１０プロセッサについて詳細に説明している。
１、Ｈ３Ｌが用いられるシステム（第１図）Ｈ３Ｌの好
適な実施ρりが、第１図に示される柔軟結合されたコン
ピュータシステムに用いられている。この図の柔軟結合
されたシステム１０２は、４つまでのスタンビアロンコ
ンピュータシステム１０３から成っており、これらのシ
ステムの各々は、対等なシステムとして機能する。各コ
ンピュータシステム１０６は、ＣＰＵ１０５、物理メモ
リ（ＰＭＥＭ１０７）、及び１組のＩ１０プロセッサ（
ＩＱＰ）１１７と含んでいる。各ｌ０Ｐｔ／′ｉ、１つ
又はそれ以上の入力／出力デバイスに接続さ几ている。
第１図には、ｌ０Ｐ１１７（ａ）に接続されている大容
量記憶デバイス（ＭＳ）１１９及びｌ０Ｐ１１７（ｎ）
に接続されている一群の端末装置（ＴＥＲＭ）１２１が
図示されている。ｌ０Ｐ１１７の数は、システム１０６
において変更することができ、同じようにして、工０ｐ
１１７に取９付けられているＩ１０デバイスの種類及び
故も変化し得る。ｌ０Ｐ１１７．ＣＰＵ１０５．及びＰ
ＭＥＭ１０７は、システムパス１１６によって接続され
ている。ＣＰＵ１０５及び蘭別のｌ０Ｐ１１７　　は両
方共、バス１１３’ＴｈＴｈｆｆ１由してのＰＭＥＭ１
０７への直接アクセスを有している。
好適な実施列におけるシステム１０６は、多重プロセス
システムである。システムＩＬＩ３によって実施される
オペレーションは、　現在ｃＰＵ１０５について実施し
ているプロセスに対して実施され心。システム１０６は
、あるプロセスに対するＩ１０オベレー７ヨンを実施す
ると、ＣＰＵ１０５は、このオペレーションを指定する
Ｉ１０命令ワード（ＩＯＣＶＶ）１０９倉、このオペレ
ーションを笑施しなければならないｌ０Ｐ１１７　　に
知られているＰＭＥＭ１０７における位置に置き、ｌ０
Ｐ１１７にそれが実施すべきオペレーションを有してい
ることを示す信号を送り、Ｉ１０オペレーションが完了
になるまで、このオペレーションｔ［求したプロセスに
対して命令を実行することを中止する。Ｉ１０オペレー
ションが完了している間、このプロセスは、ＣＰＵ１０
５ｉ−ら外され、ＣＰＵ１０５は、別のプロセスに対し
て命令を実行する。
ＩＯＰ１１７Ｈ１ＰＭＥＭＩ０７からＩＱＣ〜ｖ１０９
を検索することによりＣＰＵ　１０５からの信号に応答
し、その中で指定されたオペレーション？実施し、これ
により、ＰＭＥＭ１０７からデータ全Ｉ１０デバイスに
読み出す刀）あるいＨＩ１０デバイスからデータｅＰＭ
ＥＭ１０７に書き込むように要求されるものとしてＰＭ
ＥＭ１０７を直接参考として引用する。このオペレーシ
ョンが完了スると、ｌ０ｐ１１７ｕ、このオペレーショ
ンの状、態ヲ示すＩ１０状態語（ＩＯ３ｖＶ）１１１全
、ＰＭＥＭ１０７における特別な位置に置き、ＣＰＵ１
０５に別込みの信号を送る。ＣＰＵ１０５は、ｌ０ＳＷ
１１１を検査するシステム割込コード上実行することに
よシこの停止に応答し、これによシこのオペレーション
の結果全決定し、次に、Ｉ１０オペレーションが実施さ
れたプロセスにＣＰＵ１［］５についての英＠金再開せ
しめるのに要する処理と実施する。
好適な実施しＩ］において、システム１０６は、ウォン
グ・ラボラトリーズ社製造のＶＳコンピュータシステム
でよい。柔軟結合されたシステム１０２は、４つまでの
型式ＶＳ８５　、ＶＳ９０　、ＶＳｌｏｏ、父はＶＳ３
００のｖＳコンピュータシステムからなり得る。同一の
システム１０２に異なったモデルを組み合わせてもよい
。
システム１０３は、柔軟結合された７ステム１Ｌ］２の
一部分である時、第６図においてＨ８Ｌ。
ｌ０Ｐ１１５として示されている１つのＩＯＰは、与え
られたシステム１０３を６つまでの曲のシステムＩＪ６
に接ｄ′ｆるＩ（ＳＬｌｏｌに接続されるように行別に
１成されている。ＨＳＬ１０１＋ｔ、ｌ０ＰＫ接続され
ているため、与えられたシステムＩＪ３は、それが任意
の池のＩ１０デバイスにデータミニ送し且つデータとこ
のデバイスから受取る時と全く同じ方法でもって別のシ
ステム１０６にデータを転送し且つこのシステム刀）ら
データを受取ることができる。
２、Ｈ３Ｌ１０１の詳細な説明（第２図）次にＨ８Ｌ１
０１の詳細な説明を行なう。第２図は、Ｈ３ＬＩＯＩＯ
高レベルの外観図である。
Ｈ８Ｌ１０１ｉ、データを伝送するシステム１０６（Ｘ
）、及びデータを受けるシステム１０３（ｙｌ−接続し
ている３０１固のロジックラインからなる。
Ｈ８Ｌ１０１に接続されている任意のシステム１０６は
、ｆ（ＳＬｌｏｌを用いてデータを伝送する刀・あるい
はデータを受取ることができる。
これらの６０１固のロジックラインは、データライン２
１９？Ｊ成している１６個のデータラインＤ２０１（０
・・・１５）、及び１４１固の制御ライン２２１に分割
される。全てのラインは、双方向性である。この１６１
１のデータラインは、システム１０３（ｘ）及び１０３
　（ｙ）の間の１６ビツトデータワードのシーケンスが
その後に伏＜１６ピツトメノセージワード刀為らなるバ
ケツトを伝送するのに用いられる。このメツセージワー
ドは、システム１０３　（ｘ）　　のＨ８Ｌ、アドレス
並びに伝送におけるデータフードの数ヲ含んでいる。
制御ライン２２１は、以下の機能グループに更に分割さ
れる。即ち、システム状態ライン、Ｈ８Ｌアービトレー
ションライン、レシーバ獲得ライン、パリティライン、
及びクロックラインである。システム状態ラインば、Ｒ
ＤＹ２０３（０・・・６）である。これらのラインの各
々Ｖ′ｉ、Ｈ８Ｌ１０１に接続されている１つのシステ
ム１０６に、４を応Ｌ、このシステム１０６がデータ受
１６町の状態にあるか否かを示す。Ｈ８Ｌアービトレー
ションラインは、ＲＥＱ２０５（０・・・２）及びＢＵ
ＳＹ２０９である。これらのラインは、どのＨ３ＬＩＯ
Ｐ１１５が、欠にＨｓＬｉｏｉを用いて、このｌ０Ｐ１
１５に対するパスととらえる刀・を決定する信号を供給
する。レシーバ」得うインハ、ＲＡ２０７でろジ、ＲＡ
２Ｌ１７は、レシーバに受信Ｈ３ＬＩＯＰ１１５　　の
アドレスを供給し且つレシーバ及びＡＣＫ２１１からこ
のアドレスの確ｇｋ受ける。
この確認は、先ず、レシーバが要求？受泡ったことを示
し、次にレシーバがデータを受信する状、態にあるか否
かを示す。
パリティラインＤＰ２１５及びＰＡＲ２１３は、Ｈ８Ｌ
１０１にわたるデータ及びメツセージワードの伝送にお
いてエラーが何もおきなかったことを一保証するために
パリティ検査を行う。タロツク−ｙインＸＣＬ２１７は
最後に、伝送の設定及びデータ及びメツセージワードの
伝送を制御するタイミング信号？運ぶ。
ＲＤＹ２０６（０拳・・６）：これらのラインは、レデ
ィラインであり、Ｈ３ＬＩ　Ｏ１に接続され得る谷シス
テム１０６に対して１つずつ存在する。
あるシステム１０６に対するｆ（ＳＬ　　ｌ０Ｐ１１５
がｒ″Ｆ、勤している時、ＲＤＹ２０３　　におけるこ
のシステム１０６のラインは高レベルにめる。谷システ
ム１０３ｉｄ、それ自身のＲＤＹジインをセットし、能
力のレディラインｋｉｉＷみ出す。あるシステム１０６
のレディラインがこのシステムへの伝送の間（′こレベ
ルが下がると、この伝送は終了する。
ＲＥＱ２０５（０−−−２）：　これらｒｉ、システム
１０３が、データを伝送する之めのＨ８ＬＩＬ１１の重
用？要求する時に用いるラインである。各要求ラインは
、これらのシステム１０６の１つにＭ’Ｊ　リ当てられ
、このラインの数は、Ｈ８Ｌ１０１　　に対するこのシ
ステム１０６のアクセス優先度を決定する。２つのシス
テム１０６が、同時にＨ８Ｌ１０１によってデータを伝
送することを試みる場合、最高アクセス優先度を有する
一方のシステムに、Ｈ８Ｌ１０１へのアクセスが与えら
れ、他方のシステムは除外される。ＲＥＱＯ’に有する
システム１０６は、最高慶先度金有し、ＲＥＱ　Ｉを有
するシステムは、次の優先度を有し、以下同じように続
く。最低優先度は、ＲＥＱ、フィン２０５を有していな
いシステム１０６に属し、このシステム１０６は、池の
システム１０６が河も、ｆ（ＳＬｌｏｌの使用を要求し
ていない時に初めてＨ８Ｌ１０１によってデータの伝送
ｔＵ始することができる。
ＢＵＳＹ２Ｌ１９は、全てのシステム１０６によって受
取られる。このラインは、Ｈ８Ｌ１０１が現在用いられ
ているか否か全示し、もし用いられていれば、池のシス
テム１０６が伝送？開始しないようにする。
ＲＡ２０７　（Ｏ・・・１）：これらのラインは。
Ｈ８Ｌ１０１によってシステム１０６のアドレスを運ぶ
。好適な実施レリにおいて、最大４つのシステム１０６
が存在し、従って、アドレスは、２ビツトによって表わ
すことができる。伝送７ステム１０３（ｘ）がＨ８Ｌ１
０１に対するアクセス？得た後、しかも受信システム１
０３（ｙ）がデータライン２１９によって何カ・を受取
る前に、１（Ａ２（Ｊ７（０−−−１）’に受信システ
ム１０６（ｙ〕のアドレスにセットする。システム１０
３（ｙ）Ｈ，−ｔＴＬ自身のアドレスをＲＡ２０７に置
くことによりそのアドレス？指定するＲＡ２０７に応答
する。次に、システム１０３（ｘ）は、それがＲＡ２０
７によって受取るアドレスをそれが初めに指定したアド
レスと比較し、それらが異なっている場合、システム１
０３（ｘ）Ｕ、伝送の試みをやめる。
ＡＣＫ２１１は、受信システム１０３（ｙ）から伝送シ
ステム１０３（ｘ）への肯定応答と運ぶ。受信システム
１０３（ｙ）ｉ、それがそのアドレスをＲＡ２１１によ
って送ることと同時にそれが選択されたことを肯定する
ＡＣＫ２１１ｉセットする。
受１言システム１０３（ｙ）が、データを受信できない
場合、後にＡＣＫ２１１ｉ１Ｊセットする。伝送システ
ム１０３（ｘ）は、データの伝送？開始すＱ前にＡＣＫ
２１１を２回サンプリングする。最初は、ＡＣＫ２１１
がセットされていることを明確にするためにサンプリン
グし、２回目は、ＡＣＫ２１１がリセットされていない
ことと明確にするためにサンプリングする。
ＤＰ２１５ば、システム１０３（ｘ）からシステム１０
３（ｙ））てデータライン２１９全通して現在送られて
いるメツセージ又はデータワードに対する舒敢パリティ
頃金伝送する。システム１　［１３（’ｙ）ンよ、それ
が受けたメツセージ又はデータワードのハリティをそれ
がＤＰ２１５に経日してワードに対して受けたパリティ
値と比較する。２つの／＜リティ頑が一致しない場合、
システム１０３（７）［。
ＰＡＲ２１３をセントする。システム１０３（ｙ）がＰ
ＡＲ２１３にセットすめと、伝送システム１０３（ｘ）
　　は、この伝送と中玉する。
ＸＣＬ２１７は、Ｈ８ＬＩＯ１をとらえ之システム１０
３（ｘ）が１ｍの全てのシステム１０３に供給する伝送
りロック信号である。ＸＣＬ２１７の信号は。
特定のシステム１０３（ｙ）の信号を同期化し、この鎌
、この伝送自体を同期化する。好適な実施列において、
ＸＣＬ２１７の周期・は１種々の長さのＨ３Ｌ１０１に
対して要求されるように調節され得る。
Ｈ８Ｌ１０１は、各撚り対が、上記の６０閂のロジック
ラインの１つに対する差動対である６０４本平担撚シ対
ケーブルとしてｉ′／Ｊ理的に実現され心。
Ｈ８Ｌ１０１によって接続されているシステム１０３１
−！、共にディジーチェイン化された状桿にある。即ち
、谷システムは、このケーブルて２つのコネクタ？有す
るパネルを有している。
これらのコネクタには．その中心に別のコネクタを有す
るケーブルの一片が接続さ几ている。このコネクタは、
システム１０５に：妾峡さ几ていめ。
第１のシステム１０３に２いて，一方のパネルコネクタ
は、バスターミネータを受け、他方のコネクタは、第２
のシステム１０６へのケーブルを受けている。第２のシ
ステム１０３において、第１のシステム１υ６からのケ
ーブルハ、パネルコネクタの１つに接続されており、第
６のシステム１０６へのケーブルは、他方のパネルコネ
クタに接続されており、以下同じように続く。好適な笑
〃ｌρりにおいて、Ｈ８Ｌ１０１は、１６０個までの全
フィートのケーブルを用いて、システム１０３と１つの
システム１０２にリンクすることができる。池の実施ク
リにおいて、ＸＣＬ２１７は、更に長いケーブル長？可
能にするために調節され得る。
３、Ｈ８Ｌ１０１のオペレーション（第４図及び第５図
） システムＩＬＩ３（ｘ）及び１０３（ｙ）とのデータ伝
送の間のＨ８ＬＩＬ］１のオベレ〜ジョンば、第４図及
び第５図のタイミング１金用いて説明される。第４図は
、伝送オペレーションの開始のタイミング図でりる。先
ず一番上から始めると、ＤＡＣＬＫ　　は、システム１
０３（ｘ）に対するＨ３ＬＩＯＰ１１５　　の内部のク
ロンク信号、従ってＭＳＬ　　ｌ０Ｐ１１５（ｘ）を表
わしている。ＸＣＬ２１７は、ＤＡＣＬＫ　から引き出
され、これは、その周期が、ＭＳＬ、１０１の長さによ
って要求されるように調節されるＤＡＣＬＫでろる。Ｄ
ＡＧＲＡＮＴは、１（ＥＱ２０５（０・・・２）及びＢ
ＵＳＹ２０９の値から、システム１０３（ｘ）がＨ８Ｌ
１１］１にアクセスできるか否か全決定するグラン）　
（ｇｒａｎｔ）ロジックによって生成されるｆ（ＳＬ　
　ｌ０Ｐ１１５（Ｘ）の内部の別の信号である。第４図
に示されているように、好ましい実施例におけるＤＡＧ
ＲＡＮＴ　　は、システム１０３（ｘ）がアクセス？有
する暗誦レベルになる。このタイミング図における残り
の信号は、ｆ（ＳＬｌｏｌの諸ラインによって運ｄｒＬ
る信号である。
伝送を開始する前に、ＭＳＬ　　ＩＯＰ　１１５　（ｘ
）は、受信システム１０６（ｙ）に対するＲＤＹ２０３
（ｙ）　　が高レベルであるかを検査する。高レベルで
ある場合、ｆ（ＳＬ　　Ｉ（ＪＰ１１５（ｘ）は、伝送
システム１０３（Ｘ）に対するＲＥＱ２０５（Ｘ）を低
レベルにセットし、これにより、システム１０３（ｘ）
からの要求と示す。このグランドロジックは、ＢＵＳＹ
２０９の状態及び他方のシステム１０６に対するＲＥＱ
２０５　　ラインに応答する。ＢＵＳＹ２０９が低レベ
ルにあって、こｎにニジＨ８Ｌ１０１が自由な状態であ
り、ＲＥＱ２０５ラインがシステム１０３（ｘ）　　が
優先度を有していることを示すこと上水している場合、
このグランドロジックは、８個の１）ＡＣＬＫ　　周期
だけ遅延し、これにより伝播遅延を行い、次に信号ＤＡ
ＧＲＡＮＴｔ尚レベルにする。ＤＡＧＲＡＮＴが高レベ
ルになる１つのＤＡＣＬＫ　　周期の前、システム１０
３（ｘ）　ｉよ、メツセージワードをデータライン２０
１にｄ〈。ＤＡＧＲＡＮＴ　　に応答して、ＲＥＱ２０
３（Ｘ）　　は、高レベルになジ且つＢＵＳＹ２０９は
扁レベルＶｃなり、これによりシステム１０３（ｘ）Ｋ
対する１（ＳＬｌｏｌ　　をとらえる。
バスがとらえられたＩＤＡＣＬＫ　　インタバルの後、
ＭＳＬ　　ｌ０Ｐ１１５（ｘ）は、受信システム１０６
（ｙ）の１（ＳＬアドレスをＲＡ（０・・１）２０７に
ゲートする。２ＤＡＣＬＫ　　インタバル後、ＭＳＬ　
　ｌ０Ｐ１１５（ｘ）は、パルスＸＣＬ　（１）をＸＣ
Ｌ２１７に生成する。こｌ７）ＤＡＣＬＫ　　インタバ
ルの終ジにおいて、ＭＳＬ　　ｌ０Ｐ１１５（ｘ）Ｕ。
システム１０３（ｙ）のアドレス’ｋＲＡ２ｔ、］７に
ゲートすること？停止する。このアドレスは、第４図に
おいてＸＲＡとして現われている。ＸＣＬｆｌｌに応答
して、システム１　（Ｊ３　（ｙ）のＭＳＬ　　ｌ０Ｐ
１１５、従ってＭＳＬ　　ｌ０ＰＩ　１５　（ｙ）は、
ＲＡ２０７　ｋａ出し、この中のアドレスをそれ自身の
アドレスと比較し、そ几らが同じ場合、内部受信イネー
ブル信号ＲＣＶ　　ＥＮ　　ｉ仄のクロックに生成する
。ＲＣＶ　　ＥＮ　　に応答しテ、ＭＳＬ　　ｌ０Ｐ１
１５（ｙ）Ｕ、それ自身のアドレス（第４図のＲＲＡ）
をＲＡ２０７　　をＪして送り、ＡＣＫ２１１ど上げ、
これによシこれが受信するように選択されていること？
示す。
ＸＲＡを送った後、ＭＳＬ　　ｌ０Ｐ１１５（ｘ）は。
５個のＤＡＣＬＫ　　インタバル疋は侍栽して、Ｘ　ｆ
（ＡがＭＳＬ　　ｌ０Ｐ１１５（ｙ）に伝播するための
時間及びＲＲＡ及びＡＣＫ信号がＥＳＬ　ｌ０Ｐ１１５
（ｘ）に戻って伝播するための時間を与える。この際、
ＥＳＬ　ｌ０Ｐ１１５（ｘ）は、ＸＣＬｆ２）を生成す
る。この後の次のＤＡＣＬＫインタバルにおいて、Ｈ８
ＬＩＯＰ１１５（ｘ）は、伝送されているパケットの最
初のデータワードをＤ２０１　に置く。同時に、Ｈ８Ｌ
ＩＯＰ１１５（Ｘ）は、それぞれＲＲＡＳ及びＡＣＫＳ
ｌによって指示されるように、ＲＡ２０７及びＡＣＫ２
１１をサンプリングする。ＥＳＬ　　ｌ０Ｐ１１５（ｘ
）は、ＲＲＡを、それが次のＤＡＣＬＫサイクルにおい
てＸＲＡにおいて送ったアドレスと比較する。
それらが同一でないかあるいはＡＣＫ２１１　　が低い
場合、即ち、ＥＳＬ　ｌ０Ｐ１１５（ｙ）が、空でなく
、従ってデータを受信することができないことを示す場
合、ＥＳＬ　　ｌ０Ｐ１１５（ｘ）は、ＢＵＳＹ２０９
を下げることによって、この伝送を終了する。
ＥＳＬ　ｌ０Ｐ１１５（ｙ）は、データを受信すること
ができる場合、それは、ＭＷをレジスタにクロックする
ことによシ、ＸＣＬ（２１に応答する。
ＥＳＬ　　ｌ０Ｐ１１５（ｘ）は、ＲＲＡ又はＡＣＫ２
１１に応答してこの伝送を終了させなかった場合、それ
は、ＡＣＫライン２１１の信号をＨ３ＬＩＯＰ１１５（
ｘ）に戻って伝播させるために、ＸＣＬ（２１の後の５
１固のＤＡＣＬＫ　　インタバルだけ待機する。ＥＳＬ
　　ｌ０Ｐ１１５（ｘ）は、次に、ＡＣＫライン２１１
をサンプリングし、それが低状態（第４図における破線
によって示されるように）である場合、この伝送を終了
する。この伝送が、終了しない場合、ＥＳＬ　ｌ０Ｐ１
１５（ｘ）は、ＸＣＬ［３）及びこれに続＜ＸＣＬパル
スを生成する。
これらのパルスは、各ＤＡＣＬＫ　インタバル毎に１つ
ずつである。各パルスは、Ｄ２０２のデータワードが伴
なっており、ＥＳＬ　　ｌ０Ｐ１１５（ｙ）は、このＸ
ＣＬパルスに応答してこのデータワードを受信する。
ＤＰライン２１５の説明において述べたように、各時間
Ｈ８Ｌ　　ｌ０Ｐ１１５（ｘ）　　は、メツセージ又は
データワードを伝送し、ＤＰ２１５は、このワードのパ
リティを示す。好適な実施例において。
示されたパリティは奇数である。ＨＳＬ　　ｌ０Ｐ１１
５（ｙ）は、各伝送されたワードと共にＤＰ２１５のパ
リティ信号を受信する。ＥＳＬ　　ｌ０Ｐ１１５（ｙ）
は、各受信されたワードのパリティを検査し、この結果
をＤＰ２１５に受信された信号と比較する。両者が同一
のパリティを示さない場合、ＥＳＬ　　１１５（ｙ）は
、ＰＡＲ２１３を上げ、これに応答して、ＥＳＬ　　ｌ
０Ｐ１１５（ｘ）は、この伝送を終了する。第４図にお
いて、ＰＡＲ１３に２ける破線は、ＭνＶ１即ちメツセ
ージワードにおけるパリティエラーに対する応答を示す
。
第５図の説明に続く。この図は、伝送の終了のだめのタ
イミングを示す。終了は、パケットにおけるデータワー
ドの全てが、伝送されたためかあるいはＲＤＹ２０３　
（ｙ）は、低状態になり即ちＰＡＲ２１３がエラーを示
したためにおき得る。
終端が通常である場合、ｙｉｌち、データワードの全て
は、伝送されたために、ＸＣＬ２１７は、終了に先立っ
て送られた最後のワードが、Ｄ２０１に存在した後パル
スの生成を中止する。ＥＳＬ　　ｌ０Ｐ（ｘ）は次に、
送られた最後のワード及びこのワードに対するＤＰ２１
５は、ｆ（ＳＬ　　ｌ０Ｐ（ｙ）に伝播されており且つ
パリティエラーを示すＰＡＲ２１６における任意の信号
が、元に伝播されておシ、ＰＵＳＹ　　２０９を下げ、
これによシＨ８Ｌ１０１を解放していることを確認する
ために６１向のＤＡＣＬＫパルスだけ待機する。ＲＤＹ
　　２０３（ｙ）　　が、像状、＋８！になす即ちＰＡ
Ｒ２１３がエラーを示したために終了となった時、ＢＵ
ＳＹは、このエラーがＥＳＬ　　ｌ０Ｐ（ｘ）において
検出された後の次のＤＡＣＬＫチ・ンクにおいて高状態
になる。
４、ＥＳＬ　　ｌ０Ｐ１１５の概覗図（第６図）好適な
実施レリにおいて、Ｈ８Ｌ１０１は、Ｈ８ＬＩＯＰ１１
５によって制御される。第６図は、１（ＳＬＩＯＰＩ　
１５　（７）高レベルブロック図である。Ｈ８ＬＩＯＰ
１１５は、２つの主サブシステムを會んでいる。即ち、
ＥＳＬ　　Ｉ（ＪＰ１１５のオペレーションを制御する
Ｉ１０制御装置（工υＣ）３Ｌ］１、並びにＥＳＬ　　
ｌ０Ｐ１１５とＰＭＥＭ１０７とのデータの実際の転送
を実施するデバイスアダプタ（ＤＡ）３２１である。先
ずＩＯＣ３０１から説明する。ｌ０Ｃ３０１は、２つの
主パスを有している。即ち、ｌ０Ｃ３０１をＰＭＥＭ１
０７及びＣＰＵ１０５に接続するバス１１６．及びｌ０
Ｃ３０１をＤＡ３２１に接続するＩＯＰパス６０９であ
る。ｌ０Ｃ３０１は、マイクロプロセッサシステム（ｕ
ＰＳ）３０３Ｋｊっでそれ自体のオペレーション及びＤ
Ａ３２１のオペレーションを電ＩＪｍする。この中に含
まれるのは、マイクロプロセッサと及びそれに付随する
プロダラム並びにデータメモリである。ｕＰｓ３０３は
。
ｌ０ＰＢ３０９に接続されており、ｌ０ＰＢ３０９にＭ
ｄされている他のデバイスの内容を読み出し且つ書き込
むことができる。読出し及び畜込みを行うために、ｕＰ
ｓ３０３は、ＩＡＤＤＲ１５によって指示されるように
アドレスを供給する。ｕＰＳ６０６がＤＡ３２１　　の
オペレーションをにり御する時に柑いる情報は、　？Ｉ
ＩＩＪ御信号（ＤＡＣＴＬ、）３０７及びｌ０ＰＢ３０
９　　によってｕＰｓ３０３とＤＡ６２１との間を流れ
る。ｌ０ＰＢ３０９は、命令をｕＰｓ３０３からＤＡ３
２１に運び且つ状態情報をＤＡ３２１からｕＰＳ３０３
に運ぶ。
バス１１６は、ＤＡＲ３１７を経由してｌ０ＰＢ６０９
に接続されている。ＤＡＲ３１７は、データをバス１１
６とＤＡ３２１との間で転送するだめに且つｌ０Ｐ１１
５によって転送されているデータのソース又は転送先で
あるＰＭＥＭ１０７における位置をアドレスするのに用
いられるレジスタを含んでいる。このデータ転送レジス
タは、ｌ０Ｐ１１５において受信され且つｌ０Ｐ１１５
から伝送されるデータのための別々の組を含んでおり且
つアドレスレジスタは、このアドレスを増分するための
ロジックを含んでいる。ｕＰｓ３０３　　の制御の下で
作動するＸＣＶＲ３１１及び６１６は、データがＤＡＲ
３１７とｕＰｓ３０３又はＤＡ３２１との間で転送され
るようにする。
制御及び状態レジスタ（Ｃ８Ｒ）３１５は、６種類の情
報を含んでいる。即ち、ＩＯＰ制御情報、バス制御情報
、及びＩＯＰ状態情報である。ＩＯＰ制御情報は、ｌ０
Ｐ３１５がどんなオペレーションを実行すべきであるか
を決定し、このオペレーションを定めるｌ０ＣＷ１０９
から受信される。バス制御情報は、Ｃ３Ｒ３１５が、デ
ータをＰＭＥＭ１０７から受信しているかあるいはデー
タをＰＭＥＭ１０７に転送している時にバス１１３のオ
ペレーションを制御するのに用いる情報である。
ＩＯＰ状態情報は、ｌ０Ｐ１１５　　の現在の状態を示
す。この中に含まれる情報は、オペレーションの終りに
おいてｒｏｓｗｉｉｉに与えられる。
ＤＡ３２１の説明に吠く。ＤＡ３２１は、ｌ０ＰＢ６０
９によってＤＡＲ３１７及びｕＰｓ３０３に且つＨ８Ｌ
インターフェース（Ｈ３ＬＩ）３２７によってＨ３Ｌ１
０１に接続されておシ、Ｈ８ＬＩ６２７は、好適な実施
列において、Ｉ（ＳＬｌｏｌにおける対のラインに接続
されている差動ドライバ及びレシーバからなる。第６図
において、Ｈ８ＬＩ５２７は、２つの半部、即ち１つは
データライン２１９であり他方は制御ライン２２１に対
する半部に分割されている。データラインのための半部
には、伝送システム（ＸＳＹＳ）３２３及び受信システ
ムＲ８ＹＳ３３７が接続されている。ｘｓｙｓ６２５は
、それが伝送されるべきデータを受信する時に用いられ
るｌ０ＰＳパス３０９に接続されており、且つ、それが
データをＨ３ＬＩ３２７に与える時に用いられるＤＯ３
２９に接続されている。
Ｘ５ＹＳ３２３において、Ｘラッチ（ＸＬ）３２６は、
ライン２１９に出力される次のワードを記憶し、一方Ｘ
ＲＡＭ３２５は、パケットにおけるデータワードを記憶
する。Ｘ５ＹＳ３２３は更に、Ｘ　ＲＡ　Ｍ６２５に対
するアドレスを発生するのに用いられるアドレスカウン
タ及びＸＲＡＭ３２５からデータライン２１９に転送さ
れるデータワードの数を計数するのに用いられるデータ
ワードカウンタを含んでいる。このデータカウンタは、
ｕＰｓ３０３によってロード可能であシ且つ読出し可能
である。
Ｒ８ＹＳ３３７は、それがＤＩ３３１によって衾続され
ているＨ３Ｌ　Ｉ　３２７からデータを受信し、このデ
ータをｌ０ＰＢ３０９に供給する。ＲＳＹＳ６６７にお
いて、メツセージラッチ（ＭＬ）３３６は、パケットが
始まるメツセージワードを受信し且つ保持し、一方、Ｒ
ＲＡＭ３６５は、このパケソトに受信されるデータワー
ドを記憶する。Ｒ８ＹＳ６６７は、ｕＰｓ３０３　　に
よって読出し可能なアドレスカウンタを有している。Ｘ
５ＹＳ３２３及びＲ８ＹＳ３３７は、別々に制御され、
従って、ＲＲＡＭ３３５がＤＩ３３１からデータを受け
ている時及びその逆の間、ｌ０ＰＢ３０９　　からＸＲ
ＡＭ３２５をロードすることが可能である。
直接メモリアクセス制＃（ＤＭＡ　　ＣＴＬ）３３９は
、ＤＡＣＴＬ３０７の信号に応答して、ＤＡＲ３１７と
Ｘ５ＹＳ３２３又はＲ８ＹＳ３３７　　との間のデータ
ワードの転送を制御する。ＤＭＡ　　ＣＴＬ３３９には
、所定数のワードが送られた後あるいは受信された後、
データ転送を終了させるカウンタが含まれている。デー
タが転送されている時、この数はｌ０ＣＷ１０９からく
る。データが受信されている時、この数はパケットのメ
ツセージワードからくる。上記のＸ５ＹＳ３２３とＲ８
ＹＳ３３７の独立の制御によって、他方のＲＡＭがデー
タを伝送あるいは受信するのに用いられている間、ＸＲ
ＡＭ３２５又はＲＲＡＭ３３５においてＤＭＡオペレー
ションを実施することが可能である。ｕ、Ｐｓ３０３は
、ＤＭＡＣＴＬ３３９におけるカウンタをセットし、転
送オペレーションを開始する信号を供給する。５Ｂ３４
１は、ＤＡ３２１についての状態情報を含むバッファで
あシ、ｕＰｓ３０３によって読出し可能である。
ＲＤＹＣＴＬ　３４５は、他のシステム１０６からＲＤ
Ｙ２０３ラインを読出し、それ自身のＲＤＹ２０５ライ
ンの状態をセットする。ＲＤＹＣＴＬ３４５によって読
み出されるラインの値は、５Ｂ６４１に出力され、ＲＤ
ＹＣＴＬ３４５は、ｕＰＳ６０３からｌ０ＰＢ３０９に
受信される命令に応答して、それ自身のＲＤＹ２０３ラ
インをセットする。
制御ライン２２１に応答し且つ制御ライン２２１に信号
を生成するＤＡ３２１の部分は、パケットの伝送を制御
するＸＣＴＬ３４９、及びパケットの受信を制御するＲ
ＣＴＬ３５３である。ＸＣＴＬ６４９及びＲＣＴＬ３５
１は、更に、ＤＡＣＴＬ３０７における信号に応答し且
つそれぞれ、Ｘ５ＹＳ３２３を制御するＸＣＴＬ信号Ｘ
ＣＴＬＳ６４３、及びＲ３ＹＳ３３７を制御するＲ　Ｃ
ＴＬＳ６５３を生成する。ＸＣＴＬ３４９及びＲＣＴＬ
６５１をＨ３ＬＩ３２７に接続している矢印は、どの制
御ラインがそれぞれの成分のオペレーションに影響する
か及びこの成分が、これらのラインに信号を生成するか
、信号を消費するかあるいはその両者であるかを示して
いる。かくして、ＸＣＴＬは、ＲＤＹ２０３　、ＡＣＫ
２１１　、及びＰＡＲ２１３を消費し、ＤＰ２１５及び
ＸＣＬ２１７を生成し、且つＲＥＱ２０５　、ＢＵＳＹ
２０９．及びＲＡ２０７を生成し且つ消費する。ＸＣＴ
Ｌ３４９は更に、ＲＡＤ３４８　　を含んでいる。ＲＡ
Ｄ３４８）マ、伝送オペレーションの宛先のアドレスを
含むｌ０ＰＢ３０９刀＼らロード可能なう・ンチである
。
５、Ｈ３Ｌ　　ｌ０Ｐ１１５のオペレーションＨ３Ｌ　
　ｌ０Ｐ１１５は、６つの段階の伝送オペレーションを
実施する。先ず、伝送Ｈ８Ｌ　　ｌ０Ｐ１１５（ｘ）は
、受信システム１０３（ｙ）が受信可であるかを決定し
、受信可であれば、伝送をセットする。次に、Ｈ３Ｌ　
　ｌ０Ｐ１１５（ｘ）は、ＰＭＥＭ１０７からＸＲＡＭ
３２５に伝送されるべきデータの１つのパケットをロー
ドするＤＭＡオペレーションを実行する。最後に、ＸＣ
ＴＬ３４９は、Ｈ３Ｌ１０１をとらえ、データを伝送す
る。１つのパケットに含まれているより多くのデータが
伝送される場合は、上記の第２及び第６段階が、所定の
量のデータが伝送されるまで繰り返される。
Ｈ３Ｌ　　ｌ０Ｐ１１５が、オペレーションを開始でき
る前に、システム１０３（ｘ）において実行するプログ
ラムは、Ｈ３Ｌ　　ｌ０Ｐ１１５に知られている特別な
メモリ位置におけるオペレーションに対するｌ０ＣＷ１
０９を準備し且つシステム１０３　（ｙ）を規定する５
ＩＯ（開始ｌ１０）命令を実行しなければならない。こ
のＳＩＯ命令に応答して、ＣＰＵ１０５は、ｌ０Ｐ１１
５に対する信号及び宛先システムを示す値をバス１１６
に置く。この信号に応答して、ｕＰｓ３０３は、この宛
先システムを示す値をＣ３Ｒ３１５にラッチし、次に、
バス１１３に命令を発生して、ＰＭＥＭ１０７から工ｏ
ｃｗｉｏ９を取シ出す。ｌ０ＣＷ１０９は、Ｉ１０オペ
レーション、転送されるべきデータが記憶されているＰ
ＭＥＭ１０７におけるアドレス、データにおけるワード
の数、及び宛先のＨ８Ｌバスアドレスを規定する。ｕＰ
ｓ３０３　　は先ず、宛先システム１０６（ｙ）　　が
待機状態にあるかを決定するために５Ｂ６４１を読出す
。待機状態にない場合、ｕＰｓ３０３は、この事実を示
すｌ０８Ｗ１１１を作り、これをシステム１０３（ｘ）
に関連する位置におけるＰＭＥＭ１０７に置き、ＣＰＵ
１０５に割込を発生させる。待機状態にある場合、ｕＰ
ｓ３０３は。
ｌ０ＣＷ１０９において規定されるメモリアドレスをＤ
ＡＲ３１７のメモリレジスタに置き、オペレージ目ンの
種類、転送されるべきワードの故、及び受信システムを
Ｃ３Ｒ３１５に置く。
ｕＰｓ３０３　　は次に、ＤＭＡ＃ベレ−Ｖ、ｙを実行
する。先ず、ｕＰｓ３０３は、伝送されるべき最初のパ
ケットの大きさを計算し、ＤＭＡＣＴＬ６６９及びＸ５
ＹＳ３２３におけるワードカウンタを最初のパケットに
おけるワードの数と共にロードすることにより、オペレ
ーションをセットする。
次にｕＰｓ３０３は、ＤＭＡ、ｔペレ−シ：１ｙをｓ始
して、この場合、ＢＵＳ１１３からＸＲＡＭ３２５とな
っている転送の方向を規定する。ＤＭＡＣＴＬ３６９の
制御の下で、ＤＡＲ３１７は、取り出されるべきデータ
の次のワードのアドレスをバス１１３に供給し、一方Ｃ
８Ｒ３１５は、読出し命令を供給する。このデータは、
ＰＭＥＭ１０７がら取り出され、バス１１６及びｌ０Ｐ
Ｂ３０９を経由してＸＲＡＭ３２５に至る。各ワードが
取り出される時、ＸＲＡＭ３２５におけるアドレスカウ
ンタは、増分され、このワードは、ＸＲＡＭ３２５の次
の位置に記憶される。
パケット全体がＸＲＡＭ３２５にロードされると。
ｕＰｓ３０３は、伝送オペレーションを開始する。
ｕＰｓ３０３　　は先ず、システム１０３（ｙ）のＩ（
ＳＬアドレス及び（Ｘ５ＹＳ３２３のワードカウンタか
らの）パケットにおけるワードの数を含むメツセージワ
ードを作シ、このメッセージヮードヲＸＬ５２６にロー
ドする。次に、ｕＰｓ３０３　　は、システム１０３　
（ｙ）　　が依然として待機状態にあるかを再び検査す
る。待機状態である場合、ｕＰＳ３０３は、ＲＡＤ３４
８　　にシステム１０３（ｙ）のアドレスをロードし、
１０３（ｙ）のＥ（ＳＬアドレスを規定する制御信号を
ＤＡＣＴＬ３０７に出力し、ＸＣＴＬ３４９にＲＥＱ２
０５（ｘ）を下げさせ且つＨ３Ｌ１０１をとらえるＸＣ
ＴＬ３４９におけるロジックをイネーブルさせる。これ
らの信号に応答して、ＨＣＴＬ３４９は、Ｈ８Ｌ１０１
　　のオペレーションにおいて述べられたように進み、
先ずバスの制御をとらえ、次にこのメツセージワードを
伝送し、適当なシステム１０３（ｙ）がデータを受信で
きることを確認し、最後に、パケットのデータワードを
伝送する。ニラ−によって終了するかあるいはＸ５ＹＳ
３２３におけるカウンタが全てのワードが伝送されたこ
とを示すまで伝送は継続する。
この時点になると、ＸＣＴＬ３４９は、前に述べたよう
にＢＵＳＹ　ラインを下げ、ＤＡＣＴＬ′５Ｇ７を経由
して割込をｕＰｓ３０３　　に送る。この伝送の終りに
おける状態は、５Ｂ３４１に含まれている。
伝送が完了していなかった場合、Ｘ５ＹＳ３２３のデー
タワードカウンタにおける値は、どれ位多くのワードが
ＸＲＡＭ３２５に残っているかをｕＰｓ３Ｑ３　　に知
らせる。１つより多くのパケットに値するデータが存在
する場合、ｕＰｓ３０３は、今述べたＤＭＡ及び伝送オ
ペレーションを繰シ返す。オペレーションが完了すると
、ｕＰｓ３０３は、完了されたオペレーションの状ＬＩ
ｆ示スＩ　ＯＳ　Ｗｌｌｌを構成し、これをＰＭＥＭ１
０７における適当な位置に置き、ＣＰＵＩ　０５に割込
を発生する。
受信端において、Ｈ８Ｌ　　ｌ０Ｐ１１５（ｙ）は、Ｐ
ＲＡＭ３３５が空になっていることを示す信号をＤＡＣ
ＴＬ３０７を経由してｕＰｓ３０３　　から受けた時に
データを受けるようにイネーブルされ、ＢＵＳＹ２０９
は高状態であり、ＸＣＬ（１）は低状態になり、Ｈ３Ｌ
　　ｌ０Ｐ１１５（ｙ）のアドレスはＲＡ２０７に現わ
れる。Ｈ５Ｌ　　ｌ０Ｐ１１５（ｘ）ＫおけるＲＣＴＬ
３５１は、そのアドレスを送信側に戻し、ＡＣＫライン
２１１を前に述べたようにセットする。ＲＲＡＭ３３５
が空である場合、ＲＣＴＬ３５１は、ＸＣＩｊ２］に応
答してメツセージワードをＭＬ３３６にラッチする。Ｒ
ＲＡＭ３３５が空でない場合、ＲＣＴＬ３５１はＡＣＫ
ライン２１１をリセットし、これにより送信側に伝送を
修正させる。
ＸＣＬ２１７の第３のパルスにおいて、ＲＣＴＬ３５１
は、ＸＣＬ２１７に応答してデータライン２１９からの
データワードをＰＲＡＭ３３５にストローブすることを
開始する。１データワードがＲＲＡＭ３３５にストロー
ブされる毎に、ＲＲＡ　Ｍ６３５に対するアドレスカウ
ンタが増分され、これによシ次のワードは次のアドレス
に記憶される。
ＲＣＴＬ３５１は、ＢＵＳＹ２０９が下がり、これによ
りＲＲＡＭ３３５が一杯であることを示す信号をセット
し且つＤＡＣＴＬ３０７における割込みをｕＰｓ３０３
　　に発生する迄、ＸＣＬ２１７の各パルスにおけるデ
ータへのストローブを継続する。これに応答して、ｕＰ
ｓ３０３は、Ｒ８ＹＳ　　のアドレスカウンタ及びＭＬ
３３６を読み出し且つこれらの唾を比較して、メツセー
ジワードにおいて規定されたワードの全てが実際に転送
されたかを決定する。
次のステップは、受信されたデータをシステム１０３（
ｙ）のＰＭＥＭ１０７に読み出すことである。
データのパケットがＲＲＡＭ３３５に受信されたことを
示す割込みをＤＡ３２１から受信した際、ｕＰｓ３０３
は、このデータを送ってきたシステム１０３　（ｘ）を
示すｌ０８Ｗ１１１並びにこのパケットにおけるデータ
ワードの数を生じさせる。次にｕＰｓ３０３Ｈ、システ
ム１０３（ｘ）に関連するＰＭＥＭ１０７における位置
にｌ０８Ｗ１１１を記憶し、ｃｐｕ１０５に停止を発生
する。この停止に応答して、ＣＰＵ１０５はｌ０８Ｗ１
１１　　を検査し、読出しオペレーションを規定するシ
ステム１０６（Ｘ）に対するｌ０ＣＷ１０９　、ｌ０８
Ｗ１１１　　において与えられたデータワードの数、及
びこのノくケラトが転送されるべき先のＰＭＥＭ１０７
における位置をセットし、システム１０３（ｘ）を規定
するＳＩＯ命令を発生する。
ｕＰｓ３０３は、ＤＭＡオペレーションを前に述べたよ
うにセットすることによシＳ工Ｏ命令に応答するが、こ
の場合は例外として、ＤＡＲ３１７におけるアドレスは
、これらのワードが転送されているＰＭＥＭ１０７にお
けるアドレスであシ、ワードの故は、ＲＲＡＭ３３５に
おけるパケットにおけるワードの故であり、特定の転送
は、ＲＲＡＭ６６５からｌ０ＰＢ３０９．ＤＡＲ３１７
，及びＢＵＳ１１６を経由してＰＭＥＭ１０７に行なわ
れる。これらのデータワードの全てが転送された時、ｕ
ＰＳ３０３は再び、ｌ０８Ｗ１１１をＰＭＥＭ１０７に
供給し、Ｈ３Ｌ　　ｌ０Ｐ１１５が受信しないように防
止するＤＡＣＴＬ３０７における信号をリセットする。
６．１込ＤＹＣＴＬ３４５におけるロジックの詳細（第
６図）上記のＲＤＹ２０３の説明に示されたように。
与えられたＨ８Ｌ　　ｌ０Ｐ１１５（ｚ）に対するＲＤ
ＹＣＴＬ６４５は、２つの機能を有している。即ち、Ｒ
ＤＹ２０３（ｚ）を上げること、並びに恵方のシステム
１０６に対するＲＤＹ２０３をモニタすることである。
好適な実施列においてこれらの機能を実施するロジック
は、第６図に示されている。先ず出力されるレディロジ
ック６０１から説明すると、このロジックは、ｕＰｓ５
０５がＤＡ３２１　を初期化している時にｌ０ＰＢ３０
９を通してｕＰｓ３０３　から受信された命令に応答し
て、ＲＤＹ２０３（ｚ）を上げる。このロジックは、出
力レディフラグ（ＯＲＦＬ）６０３、その人力がｌ０Ｐ
Ｂ３０９　　に接続されており、且つＤＡＣＴＬ３０７
　　の初期化信号（ＩＮＩＴ）６０５に応答してクリア
されるラッチから成る。ｕＰｓ３０３が０ＲＦＬ６０３
をクリアした後、ｕＰｓ３０３は、ｌ０ＰＢ３０９　　
を通しての命令によってこのフラグをセットする。
０ＲＦＬ６０３からの出力は、ＲＤＲ６０９に対する入
力、即ちＲＤＹ２０３（０・・３）を構成する差動対に
対するドライバを形成する。どのＲＤＹ２０３（０・・
３）が、イネーブルされるかはシステム１０３（ｚ）の
Ｈ８Ｌアドレスを運ぶ２つのラインＤＶＯ６１２及びＤ
Ｖ１６１４に応答してＲＥＮＤ６１６、即ち１つの復号
器によってセットされるＲＤＲＥＮ　　ライン６１１に
よって求められる。これらのラインは、ＨミＬ　　ｌ０
Ｐ１１５（ｚ）が設置される時にセットされるディップ
スイッチ（ＤＳＷ）６１５に接続されている。その結果
、ロジック６０１はＲＤＹ２０３（ｚ）　　を上げるだ
けである。
次に入力レディロジック６１７の説明に続く。
このロジックは、ＲＲＥ６１９　　からなる、ＲＲＥ６
１９は、Ｈ８Ｌ１０１においてＲＤＵ２０３　　を構成
する差動対のためのレシーバである。ＲＤＹ２０３（０
・・６）からの信号を運ぶラインは、５Ｂ３４１に至シ
、ここで、それらの値は、ｕＰｓ６０６によって読み出
され、そしてこれら４つのラインの１つを選択するｍｕ
ｘ　ＲＭＵＸ６２１に至る。どのラインが選択されるか
はデータが伝送されているシステム１０６のＨ８Ｌアド
レスを運ぶＤＡＣＴＬ３０７の２つのラインであるＸ　
ＲＡ　６２２によって求められる。この選択されたライ
ンは、ラッチＩＲＦＬ６２３に入力され、ＩＲＦＬ６２
３は、ＲＥＳＸ６２４　　によってクリアされ、ＲＥＳ
Ｘ６２４は、ｕＰｓ３０３　がＤＡ３２１をクリアした
い時にＤＡ３２１が受信するＤＡＣＴＬ３０７の信号で
ある。ＩＲＦＬ６２３のクロック信号は。
ＤＡＣＬＫ　によって駆動されるが、ＯＲゲート６６５
及びＮＡＮＤゲート６６７から判るように、ＤＡＣＬＫ
は、ＤＡＧＲＡＮＴ及びＸＢＵＳＹが両方共活性である
時、即ち、Ｈ８Ｌ　　ｌ０Ｐ１１５がＨ８Ｌ１０１　　
をとらえた時の時間からＨ８Ｌ　　ｌ０Ｐ１１５が伝送
を停止した時の時間までを除いてマスクされている。こ
の期間の間、ＲＤＹ２０３の選択されたラインが下がる
と、ＩＲＦＬ６２３はリセットされる。ＩＲＦＬ６２３
からの出力は、５Ｂ３４１に至り、ここで、ｕＰｓ３０
３　　に与えられ、次にエラー終了ロジック６６６に至
る。
エラー終了ロジックは、選択されたレシーブからのＲＤ
Ｙ２０３　　が降下した限シは高状態であるＮＯＴ　Ｎ
ＯＴ　ＲＤＹ、ＲＲＡがＸＲＡに一致した限シは高状態
であるＮＯＴ　　ＣＭＰ、ＡＣＫ２１１がＡＣＫＳ　１
に上げられたかあるいはＡＣＫＳ２に降下しなかった限
シは高状態であるＮＯＴ　　ＮＡＫ、及びパリティエラ
ーが検出されなかった限りは高状態であるＮＯＴ　　Ｐ
ＡＲの入力を受信する。これらのラインの任意のライン
が低状態になる場合、ＮＡＮＤゲート６２７は、ラッチ
ＸＲＦＬ６２９をセットし、ＸＲＦＬ６２９の出力は信
号Ｎ０ＴＸＦＲＲであシ、ＮＯＴ　　ＸＥＲＲは、この
ラインが降下する時に伝送エラーを示す。
７　ＤＡＣＬＫを発生するロジックの詳細前に説明した
ように、ＤＡＣＬＫ　　の周期、ＸＣＴＬ３４９のオペ
レーションを制御するクロック信号、及びＸＣＬ２１７
が引き出される元は、以下のことを確実にするために調
節することができる。即ち、ＲＡ２０７におけるＨ３Ｌ
アドレスと及びＢＵＳＹ２０９及びＰＡＲ２１３の上昇
並びにＡＣＫ２１１の上昇と低下が、ＨＳＬｌｏｌにわ
たって伝播し且つ信号の低下が１（ＳＬｌｏｌの長さの
増加とならないように打ち勝つ時間を有する。ＤＡＣＬ
Ｋ　　を発生するロジックが、第７図に示されている。
ＤＡＣＬＫ　　ロジック７０１は、以下の主成分を有し
ている。即ち、高ディップスイッチ（ＨＤＳＷＳ）７０
３は、低ディップスイッチ（ＬＤＳＷＳ　）　７０５１
発振器（Ｏ３Ｃ）７０７．二進カウンタＣ１７０９、Ｃ
２７１０及びＣ３７１３、並びにＤラッチ７１９である
。ＨＤＳＷＳ７０３は、１組の８デイツプスイツチであ
り、これらのセツティングによって、ＤＡＣＬＫが高状
、態を保持するクロックインタバルの期間中時間の長さ
が決定される。ＬＤＳＷＳ７０５は、１組の４デイツプ
スイツチでアシ、これらのセツティングによって、ＤＡ
ＣＬＫが低状態を保持するクロックインタバルの期間中
時間の長さが決定される。Ｃ１７０９、Ｃ２７１０，及
びＣ３７１３は、リップルキャリイ（ＲＣ）を有するロ
ード可能４ビツト二進カウンタである。Ｔ及び２人力は
、計数及びキャリイを制御する。これらは両方共、計数
をイネーブルするために高状態でなければならず、Ｔは
ＲＣに出力？イネーブルする。計数がイネーブルされる
と、カウンタは、０８Ｃ７０７によって発生されるパル
スに応答して、１だけ増分する。Ｄラッチ７１９は、そ
の出力ＤＡＣＬＫ　　７１１及びＩＸＣＬ７２１として
ＸＣＬ２１７　　が引き出される内部クロック信号を有
する。第７図から判るように、ＤＡＣＬＫ７１１及びＩ
ＸＣＬ７２１は、互いの補数である。
Ｃ１７０９がオーバーフローして、Ｒｅに出力を生成す
る時に開始する、ロジック７０１のオペレーションは、
以下の通シである。即ち、Ｃ１７０９のＲＣが高状態に
なると、ラッチ７１９がセットされ、ＩＸＣＬ７１１が
低状態になる。同時に、ＮＡＮＤゲート７１５の出力は
低状態になシ、これによ、９Ｃ１７０９及びＣ’２７１
０　　が計数しないように防止し且つＣ３７１３をイネ
ーブルして計数させる。後に説明するように、Ｃ３には
、ＬＤＳＷＳ７０５のセツティングから得られた値がロ
ードされている。Ｃ３７１３は、それがオーバーフロー
してＲＣに信号を生成するまで計数する。
ＲＣば、７０９のＲＣからの高出力と合成されると、Ｎ
　Ａ　Ｎ　Ｄゲート７１７に低出力を生成し、ＮＡＮＤ
ゲート７１７は、Ｃ３７１３にＬＤＳＷＳ７０５からロ
ードせしめ且つＣ１７０９及びＣ２７１０にＨＤＳＷＳ
７０５のセツティングから得られた値をロードせしめる
。Ｃ１７０９がロードされると、このカウンタにおける
ＲＣは低状態になシ、ＮＡＮＤ７１５の出力は高状態に
なシ、ＩＸＣＬ７２１は高状態になシ、Ｃ２７１０は計
数を開始する。Ｃ２７１０がオーバーフローすると、そ
のＲＣ出力は高状態になシ、これによ、９Ｃ１７０９の
Ｔ入力を高状態にセットし、且つＣ１７０９をイネーブ
ルして計数を開始せしめる。Ｃ１７０９がオーバーフロ
ーすると、そのＲＣ出力は高状態になり、これによシサ
イクルを再び開始する。
上記の説明から判るように、ＬＤＳＷＳ７０５のセツテ
ィングによって、ＩＸＣＬ７２１が低状態になる時間が
決定され、ＨＤＳＷＳ７０３のセツティングによって、
ＩＸＣＬ７２１　　が高状態になる時間が決定される。
好適な実施列において、ＩＸＣＬ７２１は１００ナノ秒
（ｎｓ）にわたって高状態であり、且つ５０ナノ秒にわ
たって低状態である。
よシ長いＨ８Ｌ１０１　　を有する実施列において、時
間周期はよシ長くなろう。
８、Ｇ１％ＡＮＴロジック８０１ Ｈ３Ｌ１０１　　のオペレーションの説明の所で説明し
たように、与えられたＨ８Ｌ　　ＩＯＰ　１１５（ｚ）
は、ＢＵＳＹが低状態であシ且つ高優先度のＨ８ＬＩＯ
Ｐ１１５（ｚ）が何もＨ３Ｌ１０１を要求していない場
合にのみＨ３Ｌ１０１をとらえることができる。第８図
は、ＧＲＡＮＴ　　ロジック８０１、即ちＨ８Ｌ　　ｌ
０Ｐ１１５（ｚ）におけるパス仲介ロジックを示す。ロ
ジック８０１におけるキーエレメントは、シフトレジス
タ（ＳＲ）８１５であシ、５Ｒ８１５は、そのＤ入力に
単一ビット入力を受信し。
次にＳＲ８１５を通してこれらのビットをシフトする。
与えられた立置におけるビットが１の直を有する場合、
５Ｒ８１５の対応のＱ出力は、高状態である。シフティ
ングは、ＤＡＣＬＫ７１１によって決定された速度でも
って行なわれる。ＣＬにおける低入力は、５Ｒ８１５を
クリアする。
Ｈ８Ｌ　　ｌ０Ｐ（ｚ）が伝送を開始できる状、杏にあ
る時、ＤＡＣＴＬ３０７のＮＯＴ　　ＲＥＳＸ６２４は
高状態である。Ｈ３Ｌ　　ｌ０Ｐ１１５（ｚ）は、まだ
Ｈ３Ｆ。
１０１をとらえていない場合、ＮＯＴ　　ＧＲＡＮＴ８
２６は高状態である。その結果、ＡＮＤゲート８６１は
、高出力を有し、この高出力は、伝送要求ラッチ（ＸＲ
ＥＱＬ）８２９をイネーブルする。
ｕＰｓ３０３が伝送に要求されるようにＸＲＡＭ３２５
及びＸＬ３２６をセットした時、ｕＰＳ６０６は、ＤＡ
ＣＴＬ３０７のＮＯＴ　　ＳＴＸＭＴ８６０を上昇する
。ＮＯＴ　　ＳＴＸＭＴ　　に応答して、ＸＲＥＱＬ８
２９は、それ自身をセットし、これによシ伝送要求（Ｘ
ＲＥＱ）８２７を上げる。この信号及びＩＲＥＱ（０・
・２）８０２　は、ＮＡＮＤゲート８０３への入力とし
てｉ動く。ＩＲＥＱ（０・・２）は、ＤＶＤ６１２及び
ＤＶ１６１４　　ｙｃ応答するロジックによって生成さ
れ、これにより、Ｈ３Ｌ　　ｌ０Ｐ１１５（ｚ）の優先
度より高い優先度を有するＨ３Ｌ　　ｌ０Ｐ１１５から
のこれらのＲＥＱ２０５信号のみに対するレシーバをイ
ネーブルするＨ８Ｌ　　ｌ０Ｐ１１５（ｚ）のＨ８Ｌア
ドレスを規定する。これらＲＥＱ　２０５　　信号の全
てが高状態である場合、即ち、よシ高い優先度を有する
Ｈ８ＬＩＯＰ１１５が何も要求しておらず且つＨ４Ｆ、
　ｌ０Ｐ１１５（ｚ）がそれ自身要求している場合のみ
、ＮＡＮＤゲート８０６は低出力を有する。この場合に
のみ、ＮＡＮＤゲート８０３は低出力をＮＯＲゲート８
０７に与え、ＮＯＲゲート８０７は、その第２人力とし
てＢＵＳＹ８０５を受信し、ＢＵＳＹ８０５はＢＵＳＹ
２０９　　のためのレシーバに接続されている。ＢＵＳ
Ｙ８０５　　が低状態にあシ、これによシ、Ｈ８Ｌ１０
１が自由であり且つＮＯＲゲート８０７がＮＡＮＤ８０
３から低入力を受信していることを示す場合、ＯＲゲー
ト８０９及びＡＮＤゲート８１１は高入力を受信する。
ＯＲゲ−）８０９からの出力は更に、ＡＮＤゲート８１
３に至シ、ここで、この出力は、ＮＯＴ　ＸＥＲＲ６６
１が伝送の中にエラーが存在しないことを示す限ｐｓＲ
８１５のクリアリングを防止するように働く。ＮＯＴ　
ＸＭＴＣＭＰＬＴ８２７が高状態にあシ、これによシそ
のためにバスが求められる伝送が完了していないこと（
ＸＳＹＳ３２３のワードカウンタがオーバーフローする
とＮＯＴ　ＸＭＴＣＭＰＬＴ８２７は低状態になる）を
示す場合、ＤＡＣＬＫ７１１のパルス毎に１ピツトが５
Ｒ８１５にロードされる。１ピツトが５Ｒ８１５にロー
ドされた６パルスの後、ＢＵＳＹ２０９のだめのドライ
Ｉ（に接続されているＸＢＵＳＹ８２５は、高状態にな
る。
次のパルスにおいて、ＸＢＵＳ　　ＥＮ８１９は、高状
態になシ、これによシ高入力をＯＲゲート８０９に供給
し且つＮＯＴ　ＸＭＴＣＭＰＬＴ８２７　　がこの伝送
が終了したことを示すまで１ピツトが５Ｒ８１５に供給
されるであろうことを確実にする。
これに続くパルスにおいて、ＤＡＧＲＡＮＴ８２１は高
状態になシ、これにより、ＢＵＳＹ２０９のためのドラ
イバをイネーブルし、ＸＢＵＳＹ８２５の出入を可能し
且つＨ８Ｌ１０１をとらえる。
５Ｒ８１５は、ＮＯＴ　ＸＭＴＣＭＰＬＴ８２７がこの
伝送の完了を示す信号を送るまで、Ｄに１人力を受信す
ることを継続する。これが行なわれると、ＳＲ８１５は
０人力を受信することを開始する。
その結果、ある伝送が完了したＤＡＣＬＫ　７１１　）
＜バスの後、ＸＢＵＳＹ８２５は、低状態になシ、これ
によ、９Ｈ８Ｌ１０１を自由にする。Ｎ０ＴＸＥＲＲ６
３１によって示される伝送エラーの場合、５Ｒ８１５は
、クリアされ、ＸＢＵＳＹ８２５は、即座に低状態にな
る。
９、ＸＣＬＫ２１７と及びＲＡ２０７及びＡＣＫ２１１
のサンプリングを制御するロジック（第９図）Ｈ８Ｌ１
０１のオベレー７ヨンの説明の所で示したように、伝送
Ｈ８Ｌ　　ｌ０Ｐ１１５は、ＸＣＬＫ２１７に第１パル
スを生成し、このパルスと共にそれ自身のＸＲＡをＲＡ
２０７に送り、５閂のＤＡＣＬＫ７１１パルスにわたっ
て休止し、次に、別のＸＣＬＫパルス及びメツセージワ
ードを送す、ＡＣＫ２１１及び帰還したＲＲＡをＲＡ２
７でサンプリングし、更に５個のＤＡＣＬＫ７１１パル
スにわたって待機し、再びＡＣＫ２１１　ｉサンプリン
グし、受信Ｈ８Ｌ　　ｌ０Ｐ１１５がこのデータを受信
できる場合は、更に２詞のＤＡＣＬＫ７１１　ノ々ルス
にわたって待機し、次にＸＣＬＫ−’／レスの生成と全
てのＤＡＣＬＫ７１１パルスと共にデータワードの送出
を開始する。上記の事象のシーケンスは、第９図に示さ
れるシーケンサロジ・ツク９０１によって管埋される。
このロジックの諸成分は、ロード可能二進カウンタであ
る５ＣＴＲ９０３，８ピツトワードを含む読出し専用メ
モリであるＳＲＯＭ９０５．及びＳＲＯＭ９０５から出
力されるワードを受信するためのラッチである５Ｌ９０
７である。５ＣＴＲ９０３は、ｌＮＣＲ９１７によって
イネーブルされた時にＤＡＣＬＫ７１１に応答してその
内容を増分し、ＤＡＧＲＡＮＴ８２１　　によってイネ
ーブルされた時にその現在の１直を出力する。この１直
は、ＳＲＯＭ９０５のためのアドレス（ＳＲＡＤＤＲ９
０４）　　として作用し、ＳＲＯＭ９０５？′ｉ、５Ｒ
ＡＤＤＲ９０４に応答してワード（ＳＲＷ９０６）をＳ
Ｌ９［］７に出力する。ＤＡＧＲＡＮＴ８２１によって
イネーブルされた時に５Ｌ９０７は、ＤＡＣＬＫ７１１
に応答して現在の５ＲＷ９０６を受濡し、現在の５ＲＷ
９０６を７個の制御ラインに出力する。これらの制御ラ
イン及びそれらの（張能は、以下のｌ）である。
ｌＮＣＲ９１７は、５ＣＴＲ９０３に増分を行なわしめ
、これによりＳＲＯＭ９０５における次のＳＲＷのアド
レスを供給する。
ＸＣＬＫＥＮ９２１は、ＩＸＣＬ９２５の出力をイネー
ブルし、ＩＸＣＬ９２５は、Ｈ８Ｌ１０１にＸＣＬ２１
７を生成する。
ＸＬＥＮ９１９は、ＸＲＡＭ３２５におけるアドレスカ
ウンタをイネーブルし、ＸＬ３２６からデータライン２
１９への出力をイネーブルする。
ＸＲＡ　ＥＮ９０９は、ＲＡ２０７へのＸＲＡの出力を
イネーブルする。
ＲＡＣＯＭＰ　　ＥＮ９１１は、ＲＡ２０７でＲＲＡの
サンプリング及びＸＲＡとの比較をイネーブルする。
ＡＣＫＳｌ　９１３　　は、ＡＣＫ２１１の第１の抽出
をイネーブルする。
ＡＣＫＳ２９１５　　は、ＡＣＫ２１１の第２のサンプ
リングをイネーブルする。
データ伝送を開始するに滲なうこれらの機能は、このよ
うにして、適当な信号ラインが高状態あるいは低状態と
なるようにそのビットがセットされているＳ　ＲＷ９０
６のシーケンスをＳＲＯＭ９０５にロードすることによ
ってシーケンスされ得る。
例えば、好適な実施例において、５ＣＴＲ９０３によっ
てアドレスされるべき第１のＳ　ＲＷ９０６は、ライン
ｌＮＣＲ９１７及びＸＲＡＥＮ９０９に対応する１を含
んでいる。その結果、ＸＲＡは、ＲＡ２０７への出力で
あシ且つ５ＣＴＲ９０３が増分され、これによシ次のＳ
　ＲＷ９０６がアドレスされる。このワードは、ＸＲＡ
　　ＥＮ９０９．ＸＣＬＥＮ９２１、及びｌＮＣＲ９１
７に対応する１を含んでおシ、その結果、ＸＣＬ（１）
は、ＸＣＬ２１７で生成され、ＸＲＡはＲＡ２０７に残
シ、次のＳＲ，Ｗ２Ｏ３がアドレスされる。このように
吹けていって、シーケンサロジック９０１は、伝送Ｈ８
ＬＩＯＰ９１５　　に、Ｈ８Ｌ１０１のオペレーション
の説明の所で述べた諸機能を実行せしめる。実行される
べきＳＲＯＭ９０５における最後の５ＲＷ９０６は、Ｘ
ＣＬＥＮ９２１及びＸＬＥＮ９２１を上げ、これにより
、第１のデータワードをＸＬ３２６から出力せしめ且つ
Ｘ５ＹＳ３２３におけるアドレスカウンタをイネーブル
する。ｌＮＣＲ９１７は上昇されないため、Ｓ　ＲＷ９
　Ｑ　６はこれ以上５Ｌ９０７に出力されず、従ってシ
ーケンサロジック９０１は、最後の命令を実行すること
を継続し、これにより、これらのデータワードをＸＲＡ
Ｍ３２５からデータライン２１９に出力せしめる。
第８図を見ると更に判るように、ＸＣＬ２１７によって
運ばれる諸パルスは、ＤＡＣＬＫ７１１から生成される
。それらの出力は、５Ｌ９０７における５ＲＷ９０６が
ＸＣＬＥＮ９２１及びＸＭＩＴＣＭＰＴ９２３を上昇し
た時のみイネーブルされ、Ｘ５ＹＳ３２３におけるデー
タワードカウンタがオーバーフローした時に上昇する信
号は高状態である。このロジックは、以下の通シである
。即ち、ＸＭＩＴ　　ＣＭＰＴは、ＸＣＬラッチ（ＸＣ
ＬＬ）９０９への入力として作用し、ＸＣＬＬ９０９は
、ＤＡＧＲＡＮＴ８２１　によってイネーブルされ、Ｄ
ＡＣＬＫ７１１に応答してＸ１ＪＩＴ　　ＣＭＰＴ９２
３の現在の値にラッチする。斯くして、Ｈ３Ｌ１０１が
とらえられた後且つこの伝送が完了する迄、ＸＣＬ９０
９のＮＯＴ　Ｑ出力は高状態である。この出力及びＸＣ
ＬＥＮ９２１はＮＡＮＤゲート９１１への入力として作
用し、その結果、このゲートの出力は、ＸＭＩＴ　　Ｃ
ＭＰ９２３及びＸＣＬＥＮ９２１が両方共高状態である
時、即ち、伝送が継続し且つパルスがＸＣＬ２１７に生
成される予定である時を除いて好状態である。ＮＡＮＤ
ゲート９１１の出力は、ＤＡＣＬＫ７１１と共にＯＲゲ
ート９１２への諸入力として作用し、ＯＲゲート９１２
は、ＩＸＣＬ９２５を発生し、ＩＸＣＬ９２５は、ＸＣ
Ｌ２１７のためのドライバに接続されている。第４図及
び第５図に示されているように、ＸＣＬ２１７クロツク
パルスは、ＸＣＬ２１７が低状態になる時に生成される
。ＯＲゲート９１２からの出力は、ゲート９１１の出力
が低状態であシ且つＤＡＣＬＫ７１１が紙状ｇＫなる時
にのみ即ち、ＸＭＩＴＣＭＰＴ９２３が低状態であり且
つＸ　ＣＬ　Ｅ　Ｎ　９２１が高状態である時にのみ低
状態になる。
１０、データの受信を判御するロジック（第１０図）Ｈ
８Ｌ　　ｌ０Ｐ１１５（ｙ）の受信と前記のＨ３Ｌ１０
１との相互作用は、第１０図に示される受信ロジック１
００１によって生成される。ロジック１００１は、以下
の機能を実行する。
これは、ｕＰｓ３０３が、ＰＲＡＭ３３５　　を空にす
るＤＭＡオペレーションを実行するまで受信を禁止する
。
ＢＵＳＹ２０９がアクティブである時、これは、ＲＡ２
０７に受信されるＨ３Ｌアドレスをｌ０Ｐ１１５　（ｙ
）のＨ３Ｌアドレスと比較し、それらが同じである場合
、ＲＡ２０７にその自身のＨ８Ｌアドレスを受信し且つ
出力することをイネーブルすることによって、ＲＡ２０
７における適当なＨ８Ｌアドレスに且つアクティブなり
ＵＳＹ２０９に応答する。
これは、メツセージワードをＭＬ３３６にストローブす
るように且つＲＲＡＭ３３５のアドレスカウンタを増分
し且つデータワードをＲＲＡＭ３３５にストローブする
ように要求される如＜ＸＣＬ２１７から引き出されたタ
イミング信号を供給する。
これは、ＨＳＬアドレスの比較の結果及びＲＲＡＭ３３
５の状態によって要求される如くＡＣＫ２１１を上昇し
且つ低下させる。
ロジック１００１の主成分は、ＸＲＡをｌ０Ｐ１１５　
（ｙ）のＨ３Ｌ　　アドレスと比較するＲＡＣＯＭＰ１
００３、ｌ０Ｐ１１５（ｙ）をイネーブルしてデータの
受信を開始する信号であるＲＣＶ　　ＥＮ１００７を発
生する受信イネーブルロジック（ＲＣＶＥＮＬ）１００
５　、ＸＣＬ２１７　のパルスをＲ８ＹＳ３３７に与え
る受信タイミングロジック（ＲＣＶＴＬ　）１０１１　
。
ＡＣＫ２１１をｒｆｙｌＪ呻するＡＣＫロジック（ＡＣ
ＫＬ）１０２５　、及びｕＰｓ３０３がＲＲＡＭ３３５
　　を空にする前に■０ｐ１１５（ｙ）がデータをそれ
以上受信しないように禁止する受信フルロシック（ＲＥ
ＣＦＬ）１０１７　である。
ＲＥＣＦＬ１０１７の説明から始める。このロジックは
、ｌ０ｐ１１５（ｙ）に受信されているパケットの一部
分で終わることになる狂態の伝送の終了の際に信号ＲＣ
Ｖ　　ＦＵＬＬ１０２３　　を発生する。
ＲＣＶ　　ＦＵＬＬ１０２３　　がセットされると、Ｒ
ＣＶＴＬｌｏｌｌは、ＸＣＬＩ２１　Ｋ応答してＡＣＫ
Ｌ１０２５をリセットする。２つの事象が、ＲＣＶを完
全にセットするのに必要となる。即ち、ＲＥＣＦＬにお
いてＮＯＴ　　ＣＬＫＲＣＶＭＳ１０１３を受信して、
このパケットのメツセージワードが受信されたことを示
すことであシ、及びＢＵＳＹ８０５が下がって、伝送が
終了したことを示すことである。一旦セントサれると、
ＲＣＶ　　ＦＵＬＬ１０２３は、ｕＰｓ３０３が、ＲＲ
ＡＭ　３３５　　を空にするＤＭＡオペレーションを実
行した後生成するＤＡＣＴＬ３０７の信号であるＮＯＴ
　　ＲＥＳＲＣＶＦ１０１９によってクリアされる。斯
くして、このことが起こるまで、ＲＥＣＦＬＩ０１７は
、ＲＣＶＦＵＬＬ１０２３を発生して、これによシＡＣ
Ｋ２１１を低状態にＨつ。ＮＯＴ　　ＲＥＳＲＣＶＦ　
が出された後、ＮＯＴ　　ＲＣＶＦＵＬＬ１０２４は高
状態になり、これにより、ＢＵＳＹ８０５が出された時
にＲＣｖＴＬｌｏｌｌをイネーブルする。
ＲＡＣＯＭＰｌ　００３及びＲｃＶＥＮＬ　１００５（
７）説明に続く。ＲＡＣＯＭＰ１００３及びＲＣＶＥＮ
Ｌ１００５１”ｊ：、ＢＵＳＹ８０５　が高状態になる
とイネーブルされる。ＸＣＬ２１７　　のだめのレシー
バに凄続されているＲＸＣＬ１００９が、Ｘ　ＣＬ　ｆ
ｉｌを受取ると、ＩＲＡＯ１００５とＩＲＡＩ　１００
７　　に受信されるＲＲＡとディップスイッチＤＳＷ６
１５からＤｖ０６１２とＤＶ１６１４に受信すれるｌ０
Ｐ１１５（ｙ）の′Ｈ８Ｌアドレスとの比較の請果は、
ＲＣＶ　Ｅ　Ｎ　Ｌ　　にラッチされる。ＸＲＡ及びＨ
８Ｌアドレスが、同一である場合、ＲＣＶＥＮ　１００
８が出される。ＲＣＶＥＮ１００８は、ＲＡ２０７゜Ａ
ＣＫ２１１．及びＰＡＲ２１３のだめのドライバをイネ
ーブルして、これにより、ＲＲＡの出力と及びこの伝送
を開始し且つ実行している間に伝送ｌ０Ｐ１１５（ｘ）
が応答するＡＣＫ２１１とＰＡＲ２１３における信号を
可能にする。ＲＣＶＥＮ１００８は更に、ＲＣＶＴＬｌ
ｏｌ　１　をイネ−プルしてオペレーションを開始する
。
前記のように、ＲＣＶＴＬ　１０１１は、ＢＵＳＹ８０
５とＮＯＴ　　ＲＣＶＧＦＵＬＬ１０２４　が両方共用
された時にクリアされ、次に、ＲＣＶＥＮ１００８が出
された後に続＜ＲＸＬ１００９に受信された第１パルス
であるＸ　ＣＬ　１２＋に応答してＮＯＴＣＬＫＲＣＶ
ＭＳ　１０１３　を生成する。ＭＬ３３６は、メツセー
ジワードをＭＬ３３６にラッチすることによＩ）ＮＯＴ
　　ＣＬＫＲＣＶＭＳに応答する。次の（ＸＣＬ！３１
　）及びＲＸＣＬ１００９　　における以下のパルスか
ら、ＲＣＶＣＴＬは、ＮＯＴ　　ＲＣＶＷＰＩ　Ｄ　１
５　ｅ発生し、ＮＯＴ　　ＲＣｖＷｐ１０１５は、Ｒ８
ＹＳ３３７　　においてアドレスカウンタを増分し且つ
データワードをＲＲＡＭ３３５にクロックする。更に、
ＲＣＶＴＬｌｏｌｌは、ｕＰｓ３［］３がＭＬ３３６を
読み出す時に用いるＤＡＣＴＬ３０７の信号であるＮＯ
Ｔ　　ＲＤＲＣＶＭＥＳ１００９に応答してＮＯＴ　　
ＣＬＫＲＣＶＭＳ１０１３を生成スル。
ＡＣＫＬｌ［］２５は渚後に、ＡＣＫ２１１のためのド
ライバに接続されている■ΔＣＫ１０２７を生成する。
ＡＣＫＬ１０２５は、ＲＣＶ　　ＥＮ１００８が低状態
になるとクリアされ且つＲＣＶ　ＥＮ１００８がＲＸＣ
Ｌ１００９におけるＸＣＬＦＩＩに応答して高状態にな
るとイネーブルされる。この点において、ＩＡＣＫ１０
２７は高状態である。ＲＣＶ　ＦＵＬＬｌ　０２３　ｙ
％ｔＢすｆ−Ｌル４合、ＮＯＴ　　ＲｃＶ　ＦＵＬＬ１
０２４は、ＡＮＤゲート１０２１に出されず、ＲＣＶＴ
Ｌｌ［］１１がクリアされ、これによシライン１０２９
をリセットして且つＩＡＣＫ１０２７にＲＸＣＬ１００
９におけるＸ　ＣＬ　ｆ２１に応答して低状態にならし
める。
１１、パリティロジック ＩＡＰ　　１１５（ｘ）の伝送においてＤＰ２１５を発
生するのに用いられるロジックは、Ｄ２０１（０・・１
５）をその入力として受信し且つ、ＤＰ２１５の送信側
に与えられる奇数パリティの結果を発生する標準ハリテ
ィ発生ロジックである。
ＩＡＰ　１１５（ｙ）を受信する際、Ｄ２０１（０・・
１５〕は、これもまたＤＰ２１５を受信するハリティ検
査ロジックに接続される。Ｄ２０１（０・・１５）に受
信されるワードのパリティが、ＤＰ２１５によって示さ
れるパリティと異なる場合、ＲＸＣＬ１００９がラッチ
にストローブするエラー信号が発生される。このラッチ
の出力は、ＰＡＲ２１６のだめのドライバに接続されて
いる。このラッチは、ｕＰｓ３０３からのＤＡＣＴＬ３
０７のリセット信号によってリセットされる。
１２、結　論 今迄述べてきた開示は、対等なシステムを接続するため
の新規な高速ＩＪンクが如何に構成され且つ作動される
かについて示している。この開示は。
この高速リンクの、及びワングーラボラトリーズ社製造
の対等ＶＳコンピュータシステムの接続のための高速リ
ンクの使用のこの好適な実施例の、詳細な説明を含んで
いる。当業者にとっては明白であるが、本発明は、池の
型式のコンピュータシステムを接続するのに用いること
ができ且つ高速リンクのオペレーションを制御するロジ
ックの曲の実施クリもあシ得る。更に、ラインのロジッ
クレベルは逆転することができ且つ本明細書に開示され
ている高直リンクの精神から逸脱することなくプロトコ
ルを修正することができる。更に、この高速リンクは、
これより多くのあるいはこれよ多少ない数の対等なシス
テムを接続し且つ本実施例にかいて伝送されるピットよ
り多いピットあるいは少ないピットを有するデータワー
ドの転送を行うても拘わらずその基本的な形態を惟持し
得る。
【図面の簡単な説明】
第１図は、本発明を用いる対等なシステムのブロック図
。第２図は、本発明に係る高速リンクの詳細なロジック
の図。第３図は、本発明に係る高速リンクラ用いるＩ１
０システムの！洛ブロック図。 第４図は、高速ＩＪンクにおける伝送オペレーションの
開始のタイミング図。第５１２は、高速１ンクにおける
伝送オペレーションの通常の終了のタイミング図。第６
因は、高１１ＪンクにおいてＲＤＹライン２０３を制１
ｆｌｌｆるロジックの詳細図。第７図は、高求リンクに
おいてクロック信号を発生するロジックの詳細図。第８
図は、高速リンクにおけるパスアービトレーションロジ
ックの詳細図。 第９図は、高速リンクにおいてデータ伝送の開始を制御
するシーケンサロジックの詳細図。第１０図は、高速リ
ンクにおいてデータの受信の開始を制御するロジックの
詳細図。 上記の図における参照数字は、３以上の桁を有している
。２つの最小拵は、回内の参照敢字であシ、これよシ大
きい桁は、図面番号である。例えば、参照数字１００６
は、図面１０におけるアイテム３について言及している
。 ２０６・・・システム状態ライン、２０５・°・アービ
トレーションライン、２０７・・・レシーバ獲得ライン
、２１９・・・データライン、２２１・・・制御ライン
。 ６２３・・・データ供給手段、３３７・・・データ受信
手段、６０１．６０７・・・システム状態検出手段、８
０１・・・アービトレーション手段、１００１・・・レ
シーバ獲得決定手段。 特許出願人　ウォング・ラボラトリーズ・インコーホレ
ーテッドＦＩＧ、　２ ＲＥＱ　２０５１ＸＩ ＦＩＧ、　４ ｉ門　　　　　　ロ ＦＩＧ、　７ 手続補正書 昭和メ２年タ月λρ日 ２、発明の名称 プ丁卑ｆ；７ス：ｒｌ−乞梼を光ハ１；め／）、８７エ
’／ンク６、補正をする者 事件との関係　　特許出願人 住所 系７Ｆ￥　ツマソゲ・クホ゛うＬリーズ′・インコー灯
・°ンーＴ−１”４、代理人 別紙の通り　（＼句ハ９ハ１゜弓惜′之−Ｔｉし）手　
　続　　補　　正　　書 昭和６２年６月を日 １、事件の表示 昭和６２年特許願第８０８４８号 ２、発明の名称 対等なシステムを接続するための高速リンク３、補正を
する者 事件との関係　特許出願人 住所 名称　ウすング・ラボラトリーズ・ インコーホレーテッド ４、代　理　人 ５、補正のＮ末 ６、補正の内容 （１）明細書において次の補正を行う。 頁　　行　　　　補正前　　　　　補正後７　　２０　
　　　　ビア　　　　　　対等な２５１６　　　　　終
端　　　　　　終了４０　　１１　　　　　ｏｐｕ　　
　　　　　ＣＰＵ６５　６　　　　リンク　　　　　ウ
オング以　　　上 手　続　　補　　正　　書 １、事件の表示 昭和６２年特許願第　８０８４８　　号２、発明の名称 対等なシステムを接続するための高速リンク６、補正を
する者 事件との関係　　特許出願人 住所 名　称　　ウォング・ラボラトリーズ・インコーホレー
テッド４、代理人 昭和６２年１１月１７日（発送日） ：゛・、６．補正の対象 ′）　　昭和６２年６月５日付手続補正書の補正の内容
の欄２補正の内容 昭和６２年６月５日付手続補正書第２頁第６行目ｒｏｐ
ｕｊをＵｃｐｕｊ　　と訂正します。

Claims (1)

  1. 【特許請求の範囲】 １）複数の対等な成分システムを含むシステムであって
    、上記複数の対等な成分システムの各々の１つが、上記
    成分システムの間でデータを転送するための高速リンク
    である入力出力システムを含むシステムにおいて、 （ａ）上記成分システムの各々を接続し且つ複数のデー
    タライン及び複数の制御ラインを含む接続手段であって
    、上記制御ラインが、 各成分システムの状態を他の全ての成分システムに得ら
    れるようにするための複数のシステム状態ライン、 上記高速リンクが現在用いられているか否か且つ上記成
    分システムの内どれが現在、上記高速リンクにおけるデ
    ータの伝送を開始することを希望しているかを示すため
    の複数のアービトレーションライン、及び 上記成分システムのどれが、上記伝送を受信すべきか且
    つ上記受信システムがこの伝送を受信できるか否かを規
    定するための複数のレシーバ獲得ライン を含む接続手段、及び （ｂ）上記接続手段に接続されている各々の入力出力シ
    ステムにおける手段であって、 上記システム状態ラインに接続されているシステム状態
    検出手段であって、作動不能状態を有する任意の成分シ
    ステムへのデータの伝送を防止するためのシステム状態
    検出手段、 上記アービトレーションラインに接続されているアービ
    トレーション手段であって、上記入力出力システムが、
    任意の与えられた時間において上記リンクへのアクセス
    を有し得るか否かをこれから決定するためのアービトレ
    ーション手段、上記レシーバ獲得ラインに接続されてい
    るレシーバ獲得決定手段であって、これにより伝送入力
    出力システムが受信入力出力システムを規定し、上記規
    定された受信入力出力システムがその選択及び受信の能
    力を認め且つ上記伝送入力システムが、上記規定された
    入力出力システムが選択されており且つデータを受信す
    ることができることを証明できるようにするためのレシ
    ーバ獲得決定手段、 上記伝送入力出力システムにおける上記レシーバ獲得決
    定手段に応答するデータ供給手段であって、データを上
    記データラインに供給するためのデータ供給手段、及び 上記受信入力出力システムにおける上記レシーバ獲得決
    定手段に応答するデータ受信手段であって、上記データ
    ラインからデータを受信するためのデータ受信手段 を含む手段 を含むことを特徴とするシステム。
JP62080848A 1986-04-01 1987-04-01 対等なシステムを接続するための高速リンク Expired - Fee Related JPH0816898B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/847,086 US4757446A (en) 1986-04-01 1986-04-01 High-speed link for connecting peer systems
US847086 1986-04-01

Publications (2)

Publication Number Publication Date
JPS6393061A true JPS6393061A (ja) 1988-04-23
JPH0816898B2 JPH0816898B2 (ja) 1996-02-21

Family

ID=25299727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62080848A Expired - Fee Related JPH0816898B2 (ja) 1986-04-01 1987-04-01 対等なシステムを接続するための高速リンク

Country Status (6)

Country Link
US (1) US4757446A (ja)
EP (1) EP0239952B1 (ja)
JP (1) JPH0816898B2 (ja)
AU (1) AU585140B2 (ja)
CA (1) CA1274596A (ja)
DE (1) DE3783384T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218677A (en) * 1989-05-30 1993-06-08 International Business Machines Corporation Computer system high speed link method and means
US5247616A (en) * 1989-10-23 1993-09-21 International Business Machines Corporation Computer system having different communications facilities and data transfer processes between different computers
US5647057A (en) * 1992-08-24 1997-07-08 Texas Instruments Incorporated Multiple block transfer mechanism
US5606666A (en) * 1994-07-19 1997-02-25 International Business Machines Corporation Method and apparatus for distributing control messages between interconnected processing elements by mapping control messages of a shared memory addressable by the receiving processing element
US5961614A (en) * 1995-05-08 1999-10-05 Apple Computer, Inc. System for data transfer through an I/O device using a memory access controller which receives and stores indication of a data status signal
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
US6954817B2 (en) * 2001-10-01 2005-10-11 International Business Machines Corporation Providing at least one peer connection between a plurality of coupling facilities to couple the plurality of coupling facilities
GB2550590B (en) * 2016-05-23 2021-11-03 Basck Ltd Data bus and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3810114A (en) * 1971-12-29 1974-05-07 Tokyo Shibaura Electric Co Data processing system
US3995258A (en) * 1975-06-30 1976-11-30 Honeywell Information Systems, Inc. Data processing system having a data integrity technique
US4290102A (en) * 1977-10-25 1981-09-15 Digital Equipment Corporation Data processing system with read operation splitting
EP0044765B1 (fr) * 1980-07-08 1985-06-05 Thomson-Csf Telephone Procédé d'arbitration de plusieurs sous-ensembles et dispositif d'arbritation pour sa mise en oeuvre
FR2490434B1 (fr) * 1980-09-12 1988-03-18 Quinquis Jean Paul Dispositif de resolution des conflits d'acces et d'allocation d'une liaison de type bus interconnectant un ensemble de processeurs non hierarchises
US4408300A (en) * 1980-09-15 1983-10-04 Burroughs Corporation Single transmission bus data network employing an expandable daisy-chained bus assignment control line
US4381542A (en) * 1980-10-20 1983-04-26 Digital Equipment Corporation System for interrupt arbitration
EP0075625B1 (en) * 1981-09-29 1986-12-10 BURROUGHS CORPORATION (a Delaware corporation) Conversation bus for a data processing system
US4494192A (en) * 1982-07-21 1985-01-15 Sperry Corporation High speed bus architecture

Also Published As

Publication number Publication date
EP0239952A3 (en) 1989-11-29
CA1274596A (en) 1990-09-25
AU7014587A (en) 1987-10-08
US4757446A (en) 1988-07-12
EP0239952B1 (en) 1993-01-07
JPH0816898B2 (ja) 1996-02-21
DE3783384D1 (de) 1993-02-18
AU585140B2 (en) 1989-06-08
EP0239952A2 (en) 1987-10-07
DE3783384T2 (de) 1993-07-15

Similar Documents

Publication Publication Date Title
US4961140A (en) Apparatus and method for extending a parallel synchronous data and message bus
CA1299764C (en) Efficient interface for the main store of a data processing system
US6014729A (en) Shared memory arbitration apparatus and method
JPS61500512A (ja) 改良されたアクセス調停スキ−ム
US4041473A (en) Computer input/output control apparatus
AU605873B2 (en) Apparatus and method for a node to obtain access to a bus
US5111424A (en) Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer
JPH0782476B2 (ja) 複数のノードによる保留バスへのアクセスを制御するシステム
JPH06509199A (ja) コンピュータ・ワークステーション拡張シャシー
JPS62115564A (ja) インタ−フエ−ス回路
JPH04218861A (ja) 多重クラスタ信号プロセッサ
EP0138676B1 (en) Retry mechanism for releasing control of a communications path in a digital computer system
NZ235801A (en) Computer bus interface with break in logic.
CN106462526A (zh) 用于多主总线协议的方法及装置
JPS58211233A (ja) コンピユ−タ・システム
JPS6393061A (ja) 対等なシステムを接続するための高速リンク
JPS6122333B2 (ja)
JPH034351A (ja) システム・バス・データ・リンク装置
US20020184428A1 (en) Data bridge and bridging
CA2045063C (en) Dual interleaved output queue
WO1995026002A1 (en) Method and apparatus for transmission of signals over a shared line
US20050027906A1 (en) System and method for adaptive buffer allocation in a memory device interface
US6883042B1 (en) Method and structure for automatic SCSI command delivery using the packetized SCSI protocol
JP3027071B2 (ja) シリアルバス通信システム
JPH07182271A (ja) データ処理システムおよびロングワード・アドレスをサイクルする方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees