JPS6390216A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6390216A JPS6390216A JP61236492A JP23649286A JPS6390216A JP S6390216 A JPS6390216 A JP S6390216A JP 61236492 A JP61236492 A JP 61236492A JP 23649286 A JP23649286 A JP 23649286A JP S6390216 A JPS6390216 A JP S6390216A
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- JP
- Japan
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- voltage
- signal
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- reference signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 6
- 101100127890 Caenorhabditis elegans let-23 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＶＴＲ等の再生信号に位相同期するＰＬＬ回
路に関するものである。
路に関するものである。
従来の技術
ＶＴＲの再生信号の時間軸誤差補正を行う時には、再生
映像信号に位相同期したクロックを生成する事が不可欠
となる。第３図は、上記クロックを作成するＯＬＬ回路
の従来例である。
映像信号に位相同期したクロックを生成する事が不可欠
となる。第３図は、上記クロックを作成するＯＬＬ回路
の従来例である。
入力端子１に入力された再生映像信号より、水平同期検
出器（Ｓｙｎｃ ＳＥＰ ）２において水平同期信号
（Ｈ３）３が導出される。位相比較器（ｐｃ）４は、Ｈ
８３と分周器（１／Ｎ）６の出力である内部基準信号（
ＦＨ）６との位相比較を行ない、位相比較電圧７を出力
する。位相比較電圧７はアクティブローパスフィルタ（
ＬＰＦ）ａにより高周波成分が取り除かれ、誤差電圧９
を出す。電圧制御発振器（ＶＣＯ）１０の出力であるク
ロック１１の周波数は、誤差電圧９の電位により制御さ
れる。
出器（Ｓｙｎｃ ＳＥＰ ）２において水平同期信号
（Ｈ３）３が導出される。位相比較器（ｐｃ）４は、Ｈ
８３と分周器（１／Ｎ）６の出力である内部基準信号（
ＦＨ）６との位相比較を行ない、位相比較電圧７を出力
する。位相比較電圧７はアクティブローパスフィルタ（
ＬＰＦ）ａにより高周波成分が取り除かれ、誤差電圧９
を出す。電圧制御発振器（ＶＣＯ）１０の出力であるク
ロック１１の周波数は、誤差電圧９の電位により制御さ
れる。
クロック１１は出力端子１２に出力されるとともに、分
周器（１／Ｎ）ｓにも供給され、クロック１１をＮ分周
したＦＨｅを導出する。以上の構成により、ＰＬＬ回路
は水平同期信号（Ｈ３）３に位相同期したクロック１１
を作成する事が可能となる。
周器（１／Ｎ）ｓにも供給され、クロック１１をＮ分周
したＦＨｅを導出する。以上の構成により、ＰＬＬ回路
は水平同期信号（Ｈ３）３に位相同期したクロック１１
を作成する事が可能となる。
また、ＬＰＦａは、オペアンプ１３と抵抗（Ｒ１）１４
と抵抗（Ｒ２）１６とコンデンサ（Ｃ）１ｅを図示の様
に構成され、このＬＰＦｓは、直流成分において無限大
のゲインを有するアンプとして動作している。
と抵抗（Ｒ２）１６とコンデンサ（Ｃ）１ｅを図示の様
に構成され、このＬＰＦｓは、直流成分において無限大
のゲインを有するアンプとして動作している。
発明が解決しようとする問題点
しかし、ＶＴＲ等の再生信号は、ドロップアウトにより
欠落する事がある。短時間的なドロップアウトに対して
は、従来のＰＬＬ回路は、位相比較電圧７を保持する対
策が行われておシ問題はないが、長時間的なドロップア
ウトに対しては、上記位相比較電圧７の保持だけでは不
十分である。
欠落する事がある。短時間的なドロップアウトに対して
は、従来のＰＬＬ回路は、位相比較電圧７を保持する対
策が行われておシ問題はないが、長時間的なドロップア
ウトに対しては、上記位相比較電圧７の保持だけでは不
十分である。
第４図を用いて説明する。第４図で用いられる番号は第
３図で用いた構成要素の番号における信号を示している
。この図は、再生映像信号に長期間ドロップアウトが発
生し、水平同期信号（Ｈ８）３が欠落した場合の動作を
示している。位相比較電圧７ば、ＨＳ３とＦＨｅを位相
比較して得た電圧であり、特に、ドロップアウト期間は
、ドロップアウトが発生する前の電位を保持する様に構
成されている。しかし、アクティブローパスフィルタ（
ＬＰＦ）ｓは、前述した様に、直流成分において無限大
のゲインを有する様に構成されているため、ＬＰＦ８の
出力電位は、入力電位により一意的に決定されない。こ
のため、ドロップアウト区間において、たとえ、位相比
較電圧７を保持していても、ＬＰＦｓの出力の誤差電圧
９の電位を保持する事が出来ず、図示のごとく、最後に
は、電位ずれＶを生じてしまう、この電位は、ＶＣＯ１
ｏに常に供給されておシ、ＶＣＯｌｏの出力クロック１
１の周波数ずれを引き起こし、結果的には、ドロップア
ウト終了後、Ｈ８ｓとＦＨｅの間に時間ｔだけの位相ず
れを発生する。このため、ドロップアウト終了後、ＰＬ
Ｌ回路の位相ロックがみだれる問題があった。
３図で用いた構成要素の番号における信号を示している
。この図は、再生映像信号に長期間ドロップアウトが発
生し、水平同期信号（Ｈ８）３が欠落した場合の動作を
示している。位相比較電圧７ば、ＨＳ３とＦＨｅを位相
比較して得た電圧であり、特に、ドロップアウト期間は
、ドロップアウトが発生する前の電位を保持する様に構
成されている。しかし、アクティブローパスフィルタ（
ＬＰＦ）ｓは、前述した様に、直流成分において無限大
のゲインを有する様に構成されているため、ＬＰＦ８の
出力電位は、入力電位により一意的に決定されない。こ
のため、ドロップアウト区間において、たとえ、位相比
較電圧７を保持していても、ＬＰＦｓの出力の誤差電圧
９の電位を保持する事が出来ず、図示のごとく、最後に
は、電位ずれＶを生じてしまう、この電位は、ＶＣＯ１
ｏに常に供給されておシ、ＶＣＯｌｏの出力クロック１
１の周波数ずれを引き起こし、結果的には、ドロップア
ウト終了後、Ｈ８ｓとＦＨｅの間に時間ｔだけの位相ず
れを発生する。このため、ドロップアウト終了後、ＰＬ
Ｌ回路の位相ロックがみだれる問題があった。
問題点を解決するだめの手段
本発明は、位相比較手段（ＰＣ）と、前記ＰＣの出力を
積分するアクティブローパスフィルタ手段（ＬＰＦ）と
、前記ＬＰＦの出力電位により周波数が可変する発振手
段（ＶＣＯ）と、前記ｖＣ０の出力クロックを分周して
内部基準信号（ＦＨ）を導出する分周手段を備え、前記
ｐｃにおいて前記ＦＨと外部基準信号（Ｈ３）を位相比
較して前記Ｈ３に位相同期するように構成し、前記Ｈ３
の欠落を検出する検出手段と前記検出手段で前記Ｈ８が
検出されている時の前記ＬＰＦの出力電位を保持する電
圧保持手段（Ｓ／Ｈ）と、前記Ｓ／Ｈの出力電位と前記
ＬＰＦの出力電位を比較する電圧比較手段（ＣＯＭＰ）
と、前記ｐｃと前記ＬＰＦの間に配置した切換手段（Ｓ
Ｗ）を備え、前記検出手段で前記Ｈ３が検出されている
時は、前記ＳＷが前記ＰＣと前記ＬＰＦを直結し、Ｈ３
が検出されない時は、前記ＳＷが前記ＣＯＭＰと前記Ｌ
ＰＦを直結するように構成したＰＬＬ回路である。
積分するアクティブローパスフィルタ手段（ＬＰＦ）と
、前記ＬＰＦの出力電位により周波数が可変する発振手
段（ＶＣＯ）と、前記ｖＣ０の出力クロックを分周して
内部基準信号（ＦＨ）を導出する分周手段を備え、前記
ｐｃにおいて前記ＦＨと外部基準信号（Ｈ３）を位相比
較して前記Ｈ３に位相同期するように構成し、前記Ｈ３
の欠落を検出する検出手段と前記検出手段で前記Ｈ８が
検出されている時の前記ＬＰＦの出力電位を保持する電
圧保持手段（Ｓ／Ｈ）と、前記Ｓ／Ｈの出力電位と前記
ＬＰＦの出力電位を比較する電圧比較手段（ＣＯＭＰ）
と、前記ｐｃと前記ＬＰＦの間に配置した切換手段（Ｓ
Ｗ）を備え、前記検出手段で前記Ｈ３が検出されている
時は、前記ＳＷが前記ＰＣと前記ＬＰＦを直結し、Ｈ３
が検出されない時は、前記ＳＷが前記ＣＯＭＰと前記Ｌ
ＰＦを直結するように構成したＰＬＬ回路である。
作 用
上記のように構成することによシ、例えば、ドロップア
ウトによシ、ＰＬＬ回路に到来する外部基準信号（水平
同期信号）が長期間において欠落してもＬＰＦの出力の
誤差電圧が保持でき、ｖＣＱの発振周波数を一定に保持
する事が可能となシ、外部基準信号が復帰した時のＰＬ
Ｌ回路の位相ロックみだれを防ぐ事ができる。
ウトによシ、ＰＬＬ回路に到来する外部基準信号（水平
同期信号）が長期間において欠落してもＬＰＦの出力の
誤差電圧が保持でき、ｖＣＱの発振周波数を一定に保持
する事が可能となシ、外部基準信号が復帰した時のＰＬ
Ｌ回路の位相ロックみだれを防ぐ事ができる。
実施例
第１図に本発明の一実施例を示す。図中において従来例
である第３図と同一番号は、同一動作をする。第１図に
は、第３図に加えて、水平同期信号（Ｈ３）３の欠落を
検出する検出器（ＤＥＴ）１７と、Ｈ８３が検出されて
いる時、ＬＰＦａの出力の誤差電圧９を保持記憶する保
持回路（Ｓ／Ｈ）１８と、Ｓ／Ｈ１８の出力の保持誤差
電圧１９と誤差電圧９を電圧比較し、電位差信号２１を
導出する電圧比較器（ＣＯＭＰ）２０と、ＨＳ ３ カ
ある時、位相比較電圧７を出力し、Ｈ３が欠落した時、
電位差信号２１を出力する切換回路（ＳＷ）２２とを具
備している。
である第３図と同一番号は、同一動作をする。第１図に
は、第３図に加えて、水平同期信号（Ｈ３）３の欠落を
検出する検出器（ＤＥＴ）１７と、Ｈ８３が検出されて
いる時、ＬＰＦａの出力の誤差電圧９を保持記憶する保
持回路（Ｓ／Ｈ）１８と、Ｓ／Ｈ１８の出力の保持誤差
電圧１９と誤差電圧９を電圧比較し、電位差信号２１を
導出する電圧比較器（ＣＯＭＰ）２０と、ＨＳ ３ カ
ある時、位相比較電圧７を出力し、Ｈ３が欠落した時、
電位差信号２１を出力する切換回路（ＳＷ）２２とを具
備している。
第１図の動作を第２図を用いて説明する。
検出器１７は、第２図中のＤＥＴ信号２３に示す様な信
号を出力する。すなわち水平同期信号（Ｈ５）３が欠落
するとＤＥＴ信号２３はＬｏｗ レベルとなる。Ｓ／
Ｈ１ａはＤＥＴ信号２３がＨｉ ｇ ｈレベルの期間の
誤差電圧９を保持する回路である。−方、ＤＥＴ信号２
３がＬｏｗ レベルになると、５Ｗ２２は入力である
電位差電圧２１をスイッチ出力信号２４として出力する
様になり、Ｉ、ＰＦｓの出力からＣ０ＭＰ２Ｏの入力、
Ｃ０ＭＰ２Ｏの出力から、５Ｗ２２を通じてＬＰＦＢの
入力という新しい電圧ループが構成される。この電圧ル
ープは、Ｃ０ＭＰ２Ｏのふたつの入力、誤差電圧９と保
持誤差電圧１９が一致する様に構成されている。すなわ
ち、誤差電圧９の電位が、保持誤差電圧１９に対して低
い電位である時はＣ０ＭＰ２Ｏが、ＬＰＦｓに対して出
力電圧を上げる様に指令する電位差信号を出し、逆の場
合は、ＬＰＦに対して出力電圧を下げる様な電位差信号
を発生するため、常に、誤差電圧９が保持誤差電圧１９
に一致する。
号を出力する。すなわち水平同期信号（Ｈ５）３が欠落
するとＤＥＴ信号２３はＬｏｗ レベルとなる。Ｓ／
Ｈ１ａはＤＥＴ信号２３がＨｉ ｇ ｈレベルの期間の
誤差電圧９を保持する回路である。−方、ＤＥＴ信号２
３がＬｏｗ レベルになると、５Ｗ２２は入力である
電位差電圧２１をスイッチ出力信号２４として出力する
様になり、Ｉ、ＰＦｓの出力からＣ０ＭＰ２Ｏの入力、
Ｃ０ＭＰ２Ｏの出力から、５Ｗ２２を通じてＬＰＦＢの
入力という新しい電圧ループが構成される。この電圧ル
ープは、Ｃ０ＭＰ２Ｏのふたつの入力、誤差電圧９と保
持誤差電圧１９が一致する様に構成されている。すなわ
ち、誤差電圧９の電位が、保持誤差電圧１９に対して低
い電位である時はＣ０ＭＰ２Ｏが、ＬＰＦｓに対して出
力電圧を上げる様に指令する電位差信号を出し、逆の場
合は、ＬＰＦに対して出力電圧を下げる様な電位差信号
を発生するため、常に、誤差電圧９が保持誤差電圧１９
に一致する。
発明の効果
この様な動作により第２図に示す様に、ドロップアウト
期間は、電圧保持ループ期間となり、常にドロップアウ
ト以前のＰＬＬループ期間の誤差電圧９を保持する事が
可能となる。
期間は、電圧保持ループ期間となり、常にドロップアウ
ト以前のＰＬＬループ期間の誤差電圧９を保持する事が
可能となる。
よって電圧保持ループ期間で、常にドロップアウトの以
前におけるＶＣＯの発振周波数を維持する事が可能とな
り、ドロップアウトが終了してＨ３３が復帰した時もＨ
Ｓ３とＦＨｅの位相ずれｔを発生しないＰＬＬ回路構成
する事が出来る。
前におけるＶＣＯの発振周波数を維持する事が可能とな
り、ドロップアウトが終了してＨ３３が復帰した時もＨ
Ｓ３とＦＨｅの位相ずれｔを発生しないＰＬＬ回路構成
する事が出来る。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するための信号図、第３図は従来のＰＬ
Ｌ回路のブロック図、第４図は第３図の動作を説明する
ための信号図である。 ４・・・・・・位相比較手段、５・・・・・・分周手段
、８・・・・・・アクティブローパスフィルタ手段、１
０・・・・・・発振手段、１７・・・・・・検出手段、
１８・・・・・・電圧保持手段、２ｏ・・・・・・電圧
比較手段、２２・・・・・・切換手段。
図の動作を説明するための信号図、第３図は従来のＰＬ
Ｌ回路のブロック図、第４図は第３図の動作を説明する
ための信号図である。 ４・・・・・・位相比較手段、５・・・・・・分周手段
、８・・・・・・アクティブローパスフィルタ手段、１
０・・・・・・発振手段、１７・・・・・・検出手段、
１８・・・・・・電圧保持手段、２ｏ・・・・・・電圧
比較手段、２２・・・・・・切換手段。
Claims (1)
- 位相比較手段と、前記位相比較手段の出力を積分するア
クティブローパスフィルタ手段と、前記アクティブロー
パスフィルタ手段の出力電位により周波数が可変する発
振手段と、前記発振手段の出力クロックを分周して内部
基準信号を導出する分周手段を備え、前記位相比較手段
において前記内部基準信号と外部基準信号を位相比較し
て前記外部基準信号に位相同期するように構成し、前記
外部基準信号の欠落を検出する検出手段と、前記検出手
段で前記外部基準信号が検出されている時の前記アクテ
ィブローパスフィルタ手段の出力電位を保持する電圧保
持手段と、前記電圧保持手段の出力電位と前記アクティ
ブローパスフィルタ手段の出力電位を比較する電圧比較
手段と、前記位相比較手段と前記アクティブローパスフ
ィルタ手段の間に配置した切換手段を備え、前記検出手
段で前記外部基準信号が検出されている時は、前記切換
手段が前記位相比較手段と前記アクティブローパスフィ
ルタ手段を直結し、外部基準信号が検出されない時は、
前記切換手段が前記電圧比較手段と前記アクティブロー
パスフィルタ手段を直結するように構成したことを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236492A JPS6390216A (ja) | 1986-10-03 | 1986-10-03 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236492A JPS6390216A (ja) | 1986-10-03 | 1986-10-03 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390216A true JPS6390216A (ja) | 1988-04-21 |
Family
ID=17001532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236492A Pending JPS6390216A (ja) | 1986-10-03 | 1986-10-03 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009290A3 (en) * | 2000-07-26 | 2002-08-15 | Marconi Comm Inc | Analog phase locked loop holdover |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189019A (ja) * | 1985-02-16 | 1986-08-22 | Nec Corp | 位相同期発振回路 |
-
1986
- 1986-10-03 JP JP61236492A patent/JPS6390216A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189019A (ja) * | 1985-02-16 | 1986-08-22 | Nec Corp | 位相同期発振回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009290A3 (en) * | 2000-07-26 | 2002-08-15 | Marconi Comm Inc | Analog phase locked loop holdover |
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