JPS6386926A - ガロア体除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ガロア体（ｇａｌｏｉｓ体：加減乗除の四則演算が行な
える数の集合で元の数が有限であるもの）上の除算回路
に関する。

〔従来技術〕

ガロア体の元は、ベクトル表現と、指数表現の２　ｆｍ
類があり、元の数がｑであるガロア体をＧＦ（ｑ）で表
わすとすれば例えば、ＧＦ　（２’　）上で、 原始的多項式Ｐ　（ｘ）　２ｘ’　＋Ｘ’　＋Ｘ３＋Ｘ
”＋１から生成される兜を例にとると、α６は次のよう
に表わされる。

このベクトル表現はビット構成を表わし、ベクトル表現
の元同志の除算は複雑であるので、通常状のように指数
表現になおして計算している。

ベクトル表現　　　指数表現 このＶＥ（ベクトル−指数）変換、ＥＶ（指数−ベクト
ル）変換にはＲＯＭが用いられている。

〔従来技術の問題点〕

その為第を図のように、１ｃｌｏｃｋで除算を行なう場
合、ＲＯＭが３つ必要であり、第な、図のようにＶＥ変
換ＲＯＭとＥＶ変換ＲＯＭを１つづつで除算を行なうに
はレジスタを用いて、１ｃｌｏｃｋ目でｂをラッチし、
２ｃ　１　ｏｃｋ目のａと加えるために２ｃｌｏｃｋ必
要であった。

更に、ベクトル表現の元同志を直接、ＲＯＭを用いて除
算する場合、ガロア体の元の数が多いと、非常に大きな
ＲＯＭが必要であった。

〔問題点を解決するための手段〕

本発明は、上記の事情に鑑みてなされたもので、ＲＯＭ
を用いず、できるだけ小さな回路量でガロア体の元の除
算を行なう除算回路を提供することを目的とする。

（実施例〕 以下、本発明の詳細な説明する。

元の数がｑであるガロア体をＧＦ　（ｑ）で表わすとす
れば、Ｇ　Ｆ　（ａ　２　Ｓ　４　）上でｙ／ｘは、ガ
ロア体の巡回性から次のように変形される。

ｙ／ｘ＝ｙ−ｘ−１＝ｙ−Ｘ２５４ （・、・α２Ｓ％　＝　１　＝α０従ってα２５５＝α
す）ｘ２ｇ４はＲＯＭを用いれば簡単であるが、ここで
はゲート回路によって構成することを考える。ガロア体
の性質からｘ”（ｍ＝１．２゜・・・）回路は簡単に構
成できる。しかし、Ｘ２５４はｘ　２　ｒａではないの
でｘ２′″回路と乗算回路を用いてできるだけ簡単に回
路を構成することを考える。

また、ＸからＸ２５４を生成するためのｃ　ｌ　ｏｃｋ
数は４ｃ　１　ｏｃｋ以内の場合を考える。従って、Ｘ
２５４を次のように分解する。

Ｘ２５４　＝　×１４　、　　（ｘ１４　、ｘＩＳ）　
ｅｌ従って、ｘ　１４が求まればｘ２′１４は２回の乗
算、即ち２ｃ　１　ｏｃｋで生成される。よって、ｘ１
４を２ｃｌｏｃｋ、即ち２回の乗算で求める。

ｘ＝ｘｘ−ｘ’ 従って、ＸからＩｃ１ｏｃｋ目でｘ　２　、　　ｘ　４
を求めｘ６を生成する。

２ｃ　１　ｏｃｋ目でｘ　８　、　　（ｘ　４　）　２
からｘ　＋　４を生成する。

３ｃｌｏｃｋ目でｘ１４．（ｘＪ２からｘ　３０を生成
する。

４ｃｌｏｃｋ目でｘ１４．　　（ｘ３０）　８からＸ２
５４を生成する。

Ｘ２５４回路だけならばこれでよいが、ここでは４ｃ　
１　ｏｃｋ目にｙ、Ｘ２５４を求めてし）なければなら
ない。そこで４ｃ　１　ｏｃｋ目のｘ　ｌ　４の代りに
ｘ１４・ｙ２を入力する（ｘ１４・ｙは別の乗算回路で
計算されるとする）ような回路構成にする。

第１図は以上のことをＸ’、　　’、Ｘ’回路１．２．
３と乗算器４及びその入力を選択するセレクタ５，６，
７，８、ゲートによる遅延を補正するためのラッチ９．
１０によって構成した実施例のブロック回路を示す。ｘ
２回路の構成は第３図に、ｘ　４　、　ｘ　６回路の構
成は第４図。

第５図に示す。なおＯはＥｘｃｌｕｓｉｖｅＯＲ（排他
的論理和）回路、峰はパスラインを表わす。

Ｘ”Ｖ７α７＋ｖ６α’＋ＶＳ　α５＋ｖ４α４＋ｖ３
＋α３＋ｖ２α２＋ｖ１α＋ｖ０とすると、原始多項式
Ｐ　（ｘ）＝ｘ’　＋ｘ’＋ｘ’　＋ｘ２＋１の場合、 ｘ２＝ｖ８α’　＋　（ｖａ　＋ｖ５　＋Ｖ３　）α６
＋ｖ５　　　α　５　　＋　　（■　）　　＋　Ｖ５　
　　＋ｖ　　４＋ｖ２）α’　＋　（ｖｓ　＋ｖ４）α
３＋　（ｖｓ　＋ＶＳ　＋ｖ４＋ｖ、）α２＋　Ｖ　ア
　　α　＋　　（ｖ、　　　＋ｖ６　　　＋ｖ　　４　
　＋ｖＯ）ｘ’　　＝　　（ｖｓ　　＋Ｖｓ　　＋ｖ３
　　）　　α’　　＋　　（ｖ４＋Ｖｓ　　）ａ”、＋
ＶＳ　　ａ’　　＋　　（ｖ７　　＋Ｖｓ＋ｖ２　　＋
ｖ１　　）　　α’　　＋　　（Ｖ７　　＋ｖ６　　＋
ｖ４＋ｖ３　　＋ｖ２　　）　　α’　　＋（Ｖｓ　　
＋Ｖ５　　＋ｖ４＋ｖ、、＋ｖ２　　）　　α２　＋ｖ
６　α＋　（ｖｓ＋ｖ３　　＋ｖ２　　＋ｖ（１） ｘ　ａ　　＝（ｙ　４　　＋　Ｖ　３）　　α’　　＋
　　（ｙ、＋ｖ６＋Ｙ５　Ｖ３　　）　　α’　　＋ｖ
ｓ　　α％　　＋（ｖ７＋ｖ４　＋ｖ、）ａ’　　＋　
　（Ｖ？　　＋ｖ。

＋ｖ４　＋ｖｓ　　＋ｖ２　　＋Ｖ、）ａ’　　＋　　
（ｖ。

＋ｖｓ　　＋ｖ４　＋ｖ３　＋ｖ２　　＋ｖｌ　　）　
　α２＋　　（Ｖａ　　＋ｖ５　　＋Ｖ３　）　　α＋
　（Ｖ７＋Ｖ４　＋ｖ３　　＋ｖ、＋ｖ０　） ＋ｖ、　　α＋　（ｖ、＋ｖａ　　＋Ｖ４　＋ｖＯ）第
２図は、第１図の実施例の回路の動作タイム回路のｘ２
．　４．ｘ６６回路、２．３の各々構成を変えた形で示
している。これによって、この回路の処理速度が速くな
るものである。

（発明の効果〕 以上説明したように、本発明においてはＲＯＭを用いず
小さな回路規模で除算回路が実現できる。

これによってゲートアレイ化する場合、除算回路を小さ
な部分回路として用いることができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る除算回路の構成を示すブ
ロック回路図、 第２図は実施例の動作タイムチャート、第３図は実施例
に係る除算回路を構成するｘ２回路の構成を示す図、 第４図はｘ４回路の構成を示す図、 第５図はｘ８回路の構成を示す図、 第６図は本発明の実施例の構成を改良した除算回路の構
成を示す図、 第７図、第８図は従来の除算回路の構成を示す図である
。 １　−一−−−−−−−−−−−−−−ｘ”回路、２　
−一一−−−−−−−−−−−−−ｘ’回路、３　−−
−−−−−−−−−−一−−−ｘ’回路、４−−−−−
−−−−−−−−−−一乗算器、５．６，７．８　−−
−−セレクタ、 ９　、　１０−一−−−−−−−−ラッチ。

Claims (1)

【特許請求の範囲】
1. ガロア体上の除算を行なう除算回路において、ｘ＾２＾
   ｍ（ｍ＝１、２、・・・）回路と、該ｘ＾２＾ｍ回路の
   各々の出力を乗算する乗算回路とから構成されたガロア
   体除算回路。