JPS6378439U - - Google Patents

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JPS6378439U
JPS6378439U JP17245786U JP17245786U JPS6378439U JP S6378439 U JPS6378439 U JP S6378439U JP 17245786 U JP17245786 U JP 17245786U JP 17245786 U JP17245786 U JP 17245786U JP S6378439 U JPS6378439 U JP S6378439U
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JP
Japan
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burst
path memory
memory circuit
during
period
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JP17245786U
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【図面の簡単な説明】
第１図はこの考案の一実施例によるビタービ復
号器を示すブロツク図、第２図は従来のビタービ
復号器を示すブロツク図、第３図はレート１／ｎ
、拘束長Ｋの畳込み符号器のブロツク図、第４図
はレート１／２、Ｋ＝３の畳込み符号器のブロツ
ク図、第５図はレート１／２、Ｋ＝２の畳込み符
号器のトレリス図、第６図は送信シンボルと受信
シンボルの一例を示す図、第７図はビタービ復号
法を説明するためのトレリス図の一例を示す図、
第８図はバーストの終わりにおけるトレリス図、
第９図は本考案の一実施例のパスメモリ回路の動
作を示すタイミングチヤート図である。 ９…トレースバツク制御回路、２１，２２…パ
スメモリ回路、２４…出力バツフア回路。なお図
中同一符号は同一又は相当部分を示す。

Claims (1)

  1. 【実用新案登録請求の範囲】 バーストの開始時に畳込み符号器中のレジスタ
    をリセツトし、終結時に符号の末尾を付加するバ
    ーストモード用畳込み符号のビタービ復号器であ
    つて、 送信畳込み符号器のとり得る全ての状態の加算
    、比較、選択の結果を１バースト分記憶可能な第
    １のパスメモリ回路と、 この第１のパスメモリ回路と同様の構成になる
    第２のパスメモリ回路と、 あるバースト期間において前記２つのパスメモ
    リ回路のいずれか一方に前記加算、比較、選択の
    結果を記憶させるとともに、該期間に他方のパス
    メモリ回路において１バースト中の全データをト
    レースバツクし、次のバースト期間ではこれら２
    つのパスメモリ回路の役割を交代させるトレース
    バツク制御回路と、 前記トレースバツクにより得られた１バースト
    毎の復号データの時間順序を並べかえて出力する
    出力バツフア回路とを備えたことを特徴とするビ
    タービ復号器。
JP17245786U 1986-11-10 1986-11-10 Pending JPS6378439U (ja)

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JP17245786U JPS6378439U (ja) 1986-11-10 1986-11-10

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JPS6378439U true JPS6378439U (ja) 1988-05-24

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JP17245786U Pending JPS6378439U (ja) 1986-11-10 1986-11-10

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