JPS6374830U - - Google Patents

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JPS6374830U
JPS6374830U JP16845386U JP16845386U JPS6374830U JP S6374830 U JPS6374830 U JP S6374830U JP 16845386 U JP16845386 U JP 16845386U JP 16845386 U JP16845386 U JP 16845386U JP S6374830 U JPS6374830 U JP S6374830U
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JP
Japan
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pulse
circuit
input
outputs
reset
Prior art date
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JP16845386U
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【図面の簡単な説明】
第１図は本考案の第１の実施例を示すブロツク
図、第２図は第１の実施例を動作させたときの信
号の波形図、第３図は本考案の第２の実施例を示
すブロツク図、第４図は第２の実施例を動作させ
たときの信号の波形図、第５図は従来の遅延回路
を用いたパルス発生回路の一例を示す回路図、第
６図は第５図に示す回路を動作させたときの信号
の波形図、第７図は従来の充放電回路及び定電流
回路を用いたパルス発生回路のブロツク図である
。 １……バイナリカウンタ、２，２ａ……エツジ
検出回路、３……セツトリセツト回路、４……ク
ロツク発生回路、５……インバータ、６……ゲー
ト回路、８……ＣＭＯＳインバータ、９……充放
電回路、１０……定電流放電回路、１１……フリ
ツプフロツプ、２１〜２３……インバータ、２４
……ＡＮＤ回路、２５，２６……インバータ、２
７……ＡＮＤ回路、８１，８２……トランジスタ
、Ｃ１〜Ｃ４……コンデンサ、Ｔ１〜Ｔｎ……出
力端子、Ｔ１……入力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. それぞれ出力端子をもち縦続接続された複数の
    フリツプフロツプ回路を有し、セツトパルスによ
    りクロツク信号の周波数を順次分周しリセツトパ
    ルスにより前記分周を停止するバイナリカウンタ
    と、入力端子をもちこの入力端子に入力されるパ
    ルス信号の終端を検出するエツジ検出回路と、入
    力パルスにより前記セツトパルスを出力し前記エ
    ツジ検出回路の出力信号により前記リセツトパル
    スを出力するセツトリセツト回路とを備え、前記
    入力端子に前記出力端子の１つを接続し、前記入
    力パルスが入力されるごとに所定のパルス幅のパ
    ルスを出力することを特徴とするパルス発生回路
    。
JP16845386U 1986-10-31 1986-10-31 Pending JPS6374830U (ja)

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JP16845386U JPS6374830U (ja) 1986-10-31 1986-10-31

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JP16845386U JPS6374830U (ja) 1986-10-31 1986-10-31

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JPS6374830U true JPS6374830U (ja) 1988-05-18

Family

ID=31101343

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JP16845386U Pending JPS6374830U (ja) 1986-10-31 1986-10-31

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JP (1) JPS6374830U (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5244130A (en) * 1975-10-06 1977-04-06 Hitachi Ltd Pulse duration stretch equipment
JPS5579526A (en) * 1978-12-13 1980-06-16 Hitachi Ltd Digital type delay circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5244130A (en) * 1975-10-06 1977-04-06 Hitachi Ltd Pulse duration stretch equipment
JPS5579526A (en) * 1978-12-13 1980-06-16 Hitachi Ltd Digital type delay circuit

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