JPS6370620A - Flip-flop - Google Patents
Flip-flopInfo
- Publication number
- JPS6370620A JPS6370620A JP61215128A JP21512886A JPS6370620A JP S6370620 A JPS6370620 A JP S6370620A JP 61215128 A JP61215128 A JP 61215128A JP 21512886 A JP21512886 A JP 21512886A JP S6370620 A JPS6370620 A JP S6370620A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- parallel
- terminal
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 6
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアル・パラレル変換およびパラレル・シ
リアル変換が選択して行えるフリップフロップに関する
。本発明のフリップフロップは集積回路に形成するに適
し、このフリップフロップを多段接続してシリアル・パ
ラレルまたはパラレル・シリアル変換回路を構成する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a flip-flop that can selectively perform serial-to-parallel conversion and parallel-to-serial conversion. The flip-flop of the present invention is suitable for being formed in an integrated circuit, and the flip-flops are connected in multiple stages to form a serial-to-parallel or parallel-to-serial conversion circuit.
〔概 要〕
本発明は、大規模集積回路の入出力端子に接続され、シ
リアル・パラレル変換とパラレル・シリアル変換とを選
択して行うフリップフロップにおいて、
セレクタゲートの代わりにトランスファゲートを用いる
ことにより、
面積が縮小された集積回路で構成することができるよう
にしたものである。[Summary] The present invention uses a transfer gate instead of a selector gate in a flip-flop that is connected to the input/output terminal of a large-scale integrated circuit and selectively performs serial-to-parallel conversion and parallel-to-serial conversion. , which can be constructed using integrated circuits with reduced area.
第３図に従来の一例を示す。セレクタ３３でシリアル入
力またはパラレル入力を選択してフリップフロップ３１
の入力とし、フリップフロップ３１の出力にフリップフ
ロップ３２を接続してシリアル・パラレル、パラレル・
シリアル変換用フリップフロップを形成している。FIG. 3 shows a conventional example. Select serial input or parallel input with selector 33 and flip-flop 31
input, and connect the flip-flop 32 to the output of the flip-flop 31 for serial/parallel/parallel/
Forms a serial conversion flip-flop.
このような従来例回路は、セレクタを有するのでトラン
ジスタ数が多くなり、面積が大きくなる欠点と、Ｄフリ
ップフロップを動作させてＤフリップフロップにパラレ
ル入力を保持する必要があるので制御が複雑になる欠点
がある。Conventional circuits like this have a selector, so the number of transistors increases, resulting in a large area.Also, it is necessary to operate the D flip-flop to maintain parallel input to the D flip-flop, making control complicated. There are drawbacks.
本発明は、このような欠点を除去するもので、セレクタ
に代わる簡単な構成の要素を用いたフリップフロップを
提供することを目的とする。The present invention aims to eliminate such drawbacks and to provide a flip-flop using a simple element in place of the selector.
本発明は、一端が第一の入力に接続され、第一の制御手
段により制御される第一のトランスファゲートと、この
第一のトランスファゲートの他端が入力に接続された第
一のインバータと、この第一のインバータの出力が入力
に接続された第二のインバータと、上記第一のトランス
ファゲートの他端に一端が接続され、この第二のインバ
ータの出力に他端が接続され、第一の制御信号の反転信
号により制御される第二のトランスファゲートと、上記
第一のインバータの出力に一端が接続され、第一の制御
信号の反転信号により制御される第三のトランスファゲ
ートと、この第三のトランスファゲートの他端に入力が
接続された第三のインバータと、この第三のインバータ
の出力が一端に接続され、他端が第一の出力に接続され
、第二の制御信号により制御される第五のインバータと
、一端が第二の入力に接続され、他端が第一の出力に接
続され、第二の制御信号の反転信号により制御される第
六のトランスファゲートと、上記第五のトランスファの
他端が入力に接続された第四のインバータと、上記第三
のｌ・ランスファゲートの他端が一端に接続され、この
第四のインバータの出力が他端に接続され、第一の制御
信号により制御される第四のトランスファゲートと、上
記第四のインバータの出力に一端が接続され、第三の制
御信号の反転信号により制御される第七のトランスファ
ゲートと、この第七のトランスファゲートの他端に入力
が接続され、出力が第二の出力に接続された第五のイン
バータと、この第五のインバータの出力が入力に接続さ
れた第六のインバータと、この第六のインバータの出力
に一端が接続され、他端が上記第七のトランスファゲー
トの他端に接続され、第三の制御信号により制御される
第八のトランスファゲートとを備えたことを特徴とする
。The present invention includes a first transfer gate having one end connected to a first input and controlled by a first control means, and a first inverter having the other end connected to the input. , a second inverter whose input is connected to the output of the first inverter; one end connected to the other end of the first transfer gate; the other end connected to the output of the second inverter; a second transfer gate controlled by an inverted signal of the first control signal; a third transfer gate whose one end is connected to the output of the first inverter and controlled by an inverted signal of the first control signal; a third inverter whose input is connected to the other end of this third transfer gate; an output of this third inverter is connected to one end, the other end is connected to the first output, and a second control signal is connected to the third inverter; a fifth inverter controlled by the inverter; and a sixth transfer gate having one end connected to the second input and the other end connected to the first output and controlled by an inverted signal of the second control signal. A fourth inverter to which the other end of the fifth transfer gate is connected to its input; the other end of the third l-transfer gate is connected to one end; and the output of this fourth inverter is connected to the other end. a fourth transfer gate which is controlled by the first control signal, and a seventh transfer gate whose one end is connected to the output of the fourth inverter and which is controlled by an inverted signal of the third control signal; a fifth inverter whose input is connected to the other end of the seventh transfer gate and whose output is connected to the second output; and a sixth inverter whose input is connected to the output of the fifth inverter. an eighth transfer gate whose one end is connected to the output of the sixth inverter, whose other end is connected to the other end of the seventh transfer gate, and which is controlled by a third control signal. shall be.
シリアル・パラレル変換時は、シリアル用クロックによ
りシリアルデータを取り込んだ後に、シリアル・パラレ
ル制御信号によりパラレル出力端子から出力する。また
パラレル・シリアル変換時は、パラレル・シリアル制御
信号により取り込んだ後に、シリアル用クロックよりシ
リアル出力端子から出力する。During serial-to-parallel conversion, serial data is taken in by the serial clock and then output from the parallel output terminal by the serial-to-parallel control signal. During parallel-to-serial conversion, the data is captured by the parallel-to-serial control signal and then output from the serial output terminal by the serial clock.
以下、本発明の実施例回路を図面に基づいて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A circuit according to an embodiment of the present invention will be described below with reference to the drawings.
第１図は第一実施例回路の構成を示す回路接続図である
。第２図は第二実施例回路の構成を示す回路接続図であ
る。FIG. 1 is a circuit connection diagram showing the configuration of the circuit of the first embodiment. FIG. 2 is a circuit connection diagram showing the configuration of the circuit of the second embodiment.
第一実施例回路は、インバータ１ないし６と、トランス
ファゲートフないし１４とを備え、第二実施例装置は、
第一実施例装置のインバータ２．３および５に代わりノ
アゲート２’ 、３’および５′を備える。The circuit of the first embodiment includes inverters 1 to 6 and transfer gates 14, and the device of the second embodiment includes:
In place of the inverters 2.3 and 5 of the first embodiment, NOR gates 2', 3' and 5' are provided.
次に、第一および第二実施例装置の動作を説明する。シ
リアル・パラレル変換は、第一制御信号端子２０および
第一制御信号反転信号端子２１からのシリアル用クロッ
クによりシリアルデータをシリアル入力端子１５から取
り込んだ後に、第三制御信号端子２４および第二制御信
号反転信号端子２５からのシリアル・パラ１／ル制御信
号によりパラレル出力端子１８に出力することにより行
われる。また、パラレル・シリアル変換は、パラレル入
力端子１７のパラレル信号を第二制御信号端子２２およ
び第二制御信号反転信号端子２３からのパラレル・シリ
アル制御信号により取り込んだ後に、第一制御信号端子
２０および第一制御信号反転信号端子２１からのシリア
ル用クロックによりシリアル出力端子１６に出力するこ
とにより行われる。Next, the operation of the apparatuses of the first and second embodiments will be explained. Serial/parallel conversion is performed by taking in serial data from the serial input terminal 15 using the serial clock from the first control signal terminal 20 and the first control signal inverted signal terminal 21, and then converting the serial data to the third control signal terminal 24 and the second control signal This is performed by outputting the serial/parallel control signal from the inverted signal terminal 25 to the parallel output terminal 18. Further, the parallel-to-serial conversion is performed by taking in the parallel signal from the parallel input terminal 17 using the parallel-to-serial control signals from the second control signal terminal 22 and the second control signal inverted signal terminal 23, and then converting the parallel signal from the first control signal terminal 20 and This is performed by outputting the serial clock from the first control signal inverted signal terminal 21 to the serial output terminal 16.
本発明実施例回路の応用例を第３図に示す。この図のフ
リップフロップに付された番号は第１図および第２図に
付された番号と一致する。この応用例ではデータバスと
はパラレルデータが授受され、入出力端子とはシリアル
データが授受される。An example of application of the circuit according to the present invention is shown in FIG. The numbers assigned to the flip-flops in this figure match the numbers assigned to FIGS. 1 and 2. In this application example, parallel data is exchanged with the data bus, and serial data is exchanged with the input/output terminal.
集積回路では、入出力端子の個数に制約があり、シリア
ルデータとして入出力される。この応用例では、フリッ
プフロップが縦続接続されてシリアル入出力端子に接続
され、それぞれのフリップフロップにはパラレルデータ
の１ビツトが入出力する。In an integrated circuit, there are restrictions on the number of input/output terminals, and data is input/output as serial data. In this application example, flip-flops are cascaded and connected to serial input/output terminals, and one bit of parallel data is input/output to each flip-flop.
本発明は、以上説明したように、少ないゲート数と小さ
い面積の集積回路でシリアル・パラレル、パラレル・シ
リアル変換用フリップフロップを実現することができる
効果がある。As explained above, the present invention has the advantage of being able to realize a flip-flop for serial-to-parallel and parallel-to-serial conversion using an integrated circuit with a small number of gates and a small area.
第１図は本発明第一実施例装置の構成を示すブロック構
成図。
第２図は本発明第二実施例装置の構成を示す回路接続図
。
第３図は従来例の構成を示す回路接続図。
第４図は応用例の構成を示すブロック構成図。
１〜６．３４．３５・・・インバータ、２′、３′、５
′・・・ノアゲート、７〜１４・・・トランスファゲー
ト、１５・・・シリアル入力端子、１６・・・シリアル
出力端子、１７・・・パラレル入力端子、１８・・・パ
ラレル出力端子、１９・・・リセット信号端子、２０・
・・第一制御信号（シリアル用クロック）端子、２１・
・・第一制御信号反転信号端子、２２・・・第二制御信
号（パラレル・シリアル制御信号）、２３・・・第二制
御信号反転信号端子、２４・・・第三制御信号（シリア
ル・パラレル制御信号）、２５・・・第三制御信号反転
信号端子、３１．３２・・・フリップフロップ、３３・
・・セレクタ、３４．３５・・・インバータ、３６・・
・パラレル・シリアル選択信号端子、３７・・・シリア
ル・パラレル制御信号端子、３８・・・クロック端子。FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to a first embodiment of the present invention. FIG. 2 is a circuit connection diagram showing the configuration of a device according to a second embodiment of the present invention. FIG. 3 is a circuit connection diagram showing the configuration of a conventional example. FIG. 4 is a block configuration diagram showing the configuration of an applied example. 1~6.34.35...Inverter, 2', 3', 5
'...Nor gate, 7-14...Transfer gate, 15...Serial input terminal, 16...Serial output terminal, 17...Parallel input terminal, 18...Parallel output terminal, 19...・Reset signal terminal, 20・
・First control signal (serial clock) terminal, 21・
...First control signal inversion signal terminal, 22...Second control signal (parallel/serial control signal), 23...Second control signal inversion signal terminal, 24...Third control signal (serial/parallel) control signal), 25...Third control signal inversion signal terminal, 31.32...Flip-flop, 33.
...Selector, 34.35...Inverter, 36...
- Parallel/serial selection signal terminal, 37... Serial/parallel control signal terminal, 38... Clock terminal.
Claims (1)
御手段（Ｃ）により制御される第一のトランスファゲー
ト（７）と、 この第一のトランスファゲートの他端が入力に接続され
た第一のインバータ（１）と、 この第一のインバータの出力が入力に接続された第二の
インバータ（２）と、 上記第一のトランスファゲートの他端に一端が接続され
、この第二のインバータの出力に他端が接続され、第一
の制御信号の反転信号（＠Ｃ＠）により制御される第二
のトランスファゲート（８）と、上記第一のインバータ
の出力に一端が接続され、第一の制御信号の反転信号（
＠Ｃ＠）により制御される第三のトランスファゲート（
９）と、 この第三のトランスファゲートの他端に入力が接続され
た第三のインバータ（３）と、 この第三のインバータの出力が一端に接続され、他端が
第一の出力に接続され、第二の制御信号（Ｐ）により制
御される第五のインバータ（１２）と、一端が第二の入
力（１７）に接続され、他端が第一の出力（１６）に接
続され、第二の制御信号の反転信号（＠Ｐ＠）により制
御される第六のトランスファゲート（１１）と、 上記第五のトランスファの他端が入力に接続された第四
のインバータ（４）と、 上記第三のトランスファゲートの他端が一端に接続され
、この第四のインバータの出力が他端に接続され、第一
の制御信号により制御される第四のトランスファゲート
（１０）と、 上記第四のインバータの出力に一端が接続され、第三の
制御信号の反転信号（＠Ｌ＠）により制御される第七の
トランスファゲート（１３）と、 この第七のトランスファゲートの他端に入力が接続され
、出力が第二の出力（１８）に接続された第五のインバ
ータ（５）と、 この第五のインバータの出力が入力に接続された第六の
インバータ（６）と、 この第六のインバータの出力に一端が接続され、他端が
上記第七のトランスファゲートの他端に接続され、第三
の制御信号（Ｌ）により制御される第八のトランスファ
ゲート（１４）と を備えたフリップフロップ。(1) A first transfer gate (7) whose one end is connected to the first input (15) and which is controlled by the first control means (C); the other end of this first transfer gate is connected to the input; A first inverter (1) is connected to the second inverter (2), the output of the first inverter is connected to the input, and one end of the inverter (2) is connected to the other end of the first transfer gate. A second transfer gate (8) whose other end is connected to the output of the second inverter and which is controlled by the inverted signal (@C@) of the first control signal, and whose other end is connected to the output of the first inverter. connected, the inverted signal of the first control signal (
The third transfer gate (@C@) is controlled by the third transfer gate (
9), a third inverter (3) whose input is connected to the other end of this third transfer gate, and an output of this third inverter (3) is connected to one end, and the other end is connected to the first output. a fifth inverter (12) controlled by a second control signal (P), one end connected to the second input (17) and the other end connected to the first output (16); a sixth transfer gate (11) controlled by an inverted signal (@P@) of the second control signal; a fourth inverter (4) to which the other end of the fifth transfer is connected to its input; a fourth transfer gate (10) to which the other end of the third transfer gate is connected, to which the output of the fourth inverter is connected, and which is controlled by the first control signal; A seventh transfer gate (13) has one end connected to the output of the fourth inverter and is controlled by the inverted signal (@L@) of the third control signal, and the input is connected to the other end of the seventh transfer gate. a fifth inverter (5) connected and having its output connected to the second output (18); a sixth inverter (6) having the output of this fifth inverter connected to its input; an eighth transfer gate (14), one end of which is connected to the output of the inverter, the other end of which is connected to the other end of the seventh transfer gate, and which is controlled by the third control signal (L). flip flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370620A true JPS6370620A (en) | 1988-03-30 |
| JP2569498B2 JP2569498B2 (en) | 1997-01-08 |
Family
ID=16667187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215128A Expired - Lifetime JP2569498B2 (en) | 1986-09-12 | 1986-09-12 | Flip flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569498B2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664599U (en) * | 1979-10-18 | 1981-05-30 | ||
| JPS57116424A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Parallel-to-serial converting circuit |
| JPS616472A (en) * | 1984-06-20 | 1986-01-13 | Hitachi Ltd | Leak apparatus |
| JPS6120080A (en) * | 1984-07-09 | 1986-01-28 | Fuji Electric Co Ltd | Abnormality detecting device for electrophotographic sensitive body |
| JPS6143815A (en) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | Initial setting system |
-
1986
- 1986-09-12 JP JP61215128A patent/JP2569498B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664599U (en) * | 1979-10-18 | 1981-05-30 | ||
| JPS57116424A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Parallel-to-serial converting circuit |
| JPS616472A (en) * | 1984-06-20 | 1986-01-13 | Hitachi Ltd | Leak apparatus |
| JPS6120080A (en) * | 1984-07-09 | 1986-01-28 | Fuji Electric Co Ltd | Abnormality detecting device for electrophotographic sensitive body |
| JPS6143815A (en) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | Initial setting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569498B2 (en) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6347014B2 (en) | ||
| JPS6370620A (en) | Flip-flop | |
| US7058840B2 (en) | Method and apparatus for generating a second signal having a clock based on a second clock from a first signal having a first clock | |
| JPS6316710A (en) | Latch circuit | |
| JPS5920196B2 (en) | bidirectional shift register | |
| JPS62233931A (en) | Parallel serial converter | |
| KR930008038B1 (en) | Memory controller | |
| SU1316076A1 (en) | Jk-flip-flop | |
| JPH0648243U (en) | Serial-parallel conversion circuit | |
| JPS63215052A (en) | Semiconductor integrated circuit device | |
| JPS61193523A (en) | Semiconductor logical integrated device | |
| JPH0637607A (en) | Semiconductor device | |
| JPS6143815A (en) | Initial setting system | |
| JPH01231522A (en) | Semiconductor integrated circuit device | |
| JPS6334953A (en) | Semiconductor integrated circuit | |
| JPS6382172A (en) | Semiconductor scanning circuit | |
| JPS59189723A (en) | Timing pulse generating circuit | |
| JPS62201539U (en) | ||
| JPH0322283A (en) | Semiconductor storage device | |
| JPH046913A (en) | Programmable logic element | |
| JPH05252039A (en) | Multi-channel d/a converter of 3-line serial data transfer system | |
| JPH035788A (en) | Display device driving lsi | |
| JPH02281817A (en) | Serial-parallel bidirectional communication circuit | |
| JPS6298761A (en) | Semiconductor device | |
| JPS61294561A (en) | Memory device |