JPS6362355A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特にポリ
サイド電極、ポリサイド配線層の形成技術に係り、更に
詳しくは半導体基板上に形成されたその端部で段差をも
つ第１の薄膜パターン上に、交差して形成されたポリサ
イド電極、ポリサイド配線層の構造及びその製造方法に
関する。

〔従来の技術〕

集積回路装置の微細化、高性能化に伴い、多結晶シリコ
ンの安定性とシリサイドの低抵抗を同時に満足するこれ
らの２層構造の所謂、ポリサイド構造が昨今使われるよ
うになってきた。特に、ＭＯ８型集積回路のダイナミッ
クＲＡＭの読み書き用ワード線の低抵抗化のために、ポ
リサイド構造が用いられる。

従来、この種のポリサイドゲート構造は、第２図に示す
ように、半導体基板１上の段差５．６をもち、ＤＲＡＭ
の容量部を形成する第１の導電層３及びそのまわりをお
おう絶縁層４形成後に、ゲート酸化膜７を介して、多結
晶シリコン８を被着し、その後低抵抗化のためリンを導
入し、しかる後スパッタ法又はＣＶＤ法により、シリコ
ン層９を被着していた。そして、光蝕刻の技術、ポリサ
イドのりアクティブエツチング技術を使い所望のワード
線のパターンを得ていた。

〔発明が解決しようとする問題点〕

上述した従来のポリサイド構造及びその形成方法は第１
の導伝層３の段差部５．６でシリサイド層の被着時のス
テップカバレッジが一般的に３０％〜６０％程度なので
、シリサイド層の膜厚が薄くやや高抵抗となっている。

従ってワード線の抵抗値としては本来のポリサイド構造
の抵抗と段差部での抵抗値の増加の和となっている。

ＤＲＡＭ微細化が進み、１本のワード線が乗り越える第
１の導伝層３段差部５．６の数が増えるに従い、ワード
線抵抗値増分に伴うワード線の信号の遅延時間は無視で
きなくなる。

また、この段差部５．６に於けるシリサイド層のエレク
トロンマイグレーション等信頼上の問題も生じ重大な欠
点となっている。

本発明の目的は、半導体基板上に形成されたその端部で
段差をもつ第１の薄膜パターン上に交差して形成される
電極又は配線層の段差部での抵抗の増分がなく、信号伝
達のスピード化が達成できると共に、さらにエレクトロ
マイグレーションにも強くなり信頼性の向上された半導
体装置及びその製造方法を提供することにある。

〔問題点を解決するための手段〕

本発明の第１の発明の半導体装置は、半導体基板上に形
成されたその端部に段差を有する第１の薄膜パターンと
、該第１の薄膜パターンと交差して被着された多結晶シ
リコン層と、該多結晶シリコン上の前記第１の薄膜パタ
ーンの端部近傍に設けられた第１のシリサイド領域と、
該第１のシリサイド領域をおおうように被着された第２
のシリサイド層とを有している。

また、本発明の第２の発明の半導体装置の製造方法は、
半導体基板上に形成されたその端部に段差を有する第１
の薄膜パターンと交差するポリサイド構造の第２の薄膜
パターンを形成する半導体装置の製造方法において、前
記端部に段差を有する第１の薄膜パターンを含む半導体
基板上に多結晶シリコン薄膜を被着する工程と、該多結
晶シリコン薄膜上に第１のシリサイド層を被着する工程
と、該第１のシリサイド層を異方性エツチングし前記第
１の薄膜パターンの端部近傍にのみ該第１のシリサイド
層を残す工程と、該残された第１のシリサイド層を含む
多結晶シリコン薄膜上に第２のシリサイド層を被着する
工程とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｃ）は本発明の一実施例を説明する
ために工程順に示した素子の縦断面図である１本実施例
はＭＯＳ型ダイナミックＲＡＭに、本発明を適用した例
である。

第１図（ａ）に示すように、容量部を形成する第１の導
電層３及びそのまわりをおおう絶縁層４を形成すること
により、第１の導電層３の端部５゜６に段差部ができる
。

その後、ゲート酸化膜７を介してポリサイド構造をもつ
ワード線を形成するなめ、多結晶シリコン層８を被着す
る。

次に、第１図（ｂ）に示すように、適当な層抵抗を得る
ため、リンを多結晶シリコン層に熱拡散した後、後工程
の第１のシリサイド層全面エツチングのストッパーとな
る薄い酸化膜１０を熱酸化により形成後、第１のシリサ
イド層１１゛をスパッタ法で被着する。

次に、第１図（ｃ）に示すように、異方向性リアクティ
ブエツチング技術を用い第１のシリサイド層１１の全面
エツチングを行う。その結果、第１の導電層３の端部の
段差部５，６の部分のみに第１のシリサイド層の残り１
２．１３を得る。その後、ＨＦ系の薬品処理により不要
となったストッパー用酸化膜１０を除去した後、第２の
シリサイド層１４をスパッタにより被着する。光蝕刻の
技術、ポリサイド構造のりアクティブイオンエツチング
技術を用いれば、所望のポリサイド構造のワード線が得
られる。

本実施例に於いて、シリサイド層の材質としてはモリブ
デンシリサイド、タングステンシリサイド、チタンシリ
サイド、タンタルシリサイド、プラチナシリサイド、コ
バルトシリサイド、ニッケルシリサイド等及びそれらの
組み合わせでも良い。

被着方法は、スパッタ法、また１部の材料はＣＶＤ法を
用いても良い。

また、本実施例では第１のシリサイド層１１の全面エツ
チングのストッパーとして熱酸化膜１０を用いたがＣＶ
Ｄ酸化膜、窒化膜、ノンドープ多結晶シリコンでも良い
。

さらに、全面エツチングのジャストエッチ時間の精度向
上によりストッパーを省くこともできる。

ところで、本実施例ではポリサイド構造はワード線すな
わちＭＯ３ＥＦＴのポリサイドゲート電極として用いら
れているが、下地に段差のある構造の他の半導体装置の
ポリサイド配線層として用いても良いことはいうまでも
ない。

〔発明の効果〕

以上説明したように本発明は、第１のシリサイド層を段
差部にのみ残しさらに第２のシリサイド層を被着するこ
とにより、その段差部でシリサイド層の充分なステップ
カバレッジが得られる。従って、この発明をＭＯ３型ダ
イナミックメモリのワード線や下地に段差のある配線層
等に応用した場合、段差部での抵抗値の増分がなくなり
、信号伝達スピードの向上の効果がある。さらに、エレ
クトロマイグレーションにも強くなり、信頼性向上の効
果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めに工程順に示した素子の縦断面図、第２図は従来の半
導体装置の要部の縦断面図である。 １・・・半導体基板、２・・・素子分離領域、３・・・
第１の導電層、４・・・絶縁層、５，６・・・第１の薄
膜パターン端部の段差部、７・・・ゲート絶縁膜、８・
・・多結晶シリコン層、９・・・シリサイド層、１０・
・・薄い酸化膜、１１・・・第１のシリサイド層、１２
．１３・・・第１のシリサイド層の残り、１４・・・第
２のシリサ第／ｆｆｉ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成されたその端部に段差を有す
   る第１の薄膜パターンと、該第１の薄膜パターンと交差
   して被着された多結晶シリコン層と、該多結晶シリコン
   層上の前記第１の薄膜パターンの端部近傍に設けられた
   第１のシリサイド領域と、該第１のシリサイド領域を含
   む前記多結晶シリコン層をおおうように被着された第２
   のシリサイド層とを有することを特徴とする半導体装置
   。
2. （２）半導体基板上に形成されたその端部に段差を有す
   る第１の薄膜パターンと交差するポリサイド構造の第２
   の薄膜パターンを形成する半導体装置の製造方法におい
   て、前記端部に段差を有する第１の薄膜パターンを含む
   半導体基板上に多結晶シリコン薄膜を被着する工程と、
   該多結晶シリコン薄膜上に第１のシリサイド層を被着す
   る工程と、該第１のシリサイド層を異方性エッチングし
   前記第１の薄膜パターンの端部近傍にのみ該第１のシリ
   サイド層を残す工程と、該残された第１のシリサイド層
   を含む多結晶シリコン薄膜上に第２のシリサイド層を被
   着する工程とを含むことを特徴とする半導体装置の製造
   方法。