JPS6352445A - Semiconducotr device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にその電碩構造ンこ関し、特に
、当該素子のバンプ電色の放熱特性を向上させる技術に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, particularly its electric structure, and particularly to a technique for improving the heat dissipation characteristics of bump electric colors of the device.
半導体素子（半導体ペレット）の′な極構造の一例に、
例えば、アルミニウム（Ａｎよりなる内部電極配線上部
に、例えばＳ ｉｏ２膜よりなるデバイス表面保護膜を
被覆し、次いで、電唖部の当該保護膜をホトレジスト技
術で除去して、電極用窓をあけ、該窓から露出した内部
電極配線部分をポンディングパッドとして、該パッド上
に、Ｃｒ−Ｃｕ−Ａｕよりなる多／９金属層により構成
された電極下地層を形成し、該下地層を介して５ｂ−ｐ
ｂを用いて半球状の突起１！極（バンプ）を形成したも
のがある。An example of a polar structure of a semiconductor element (semiconductor pellet) is
For example, the upper part of the internal electrode wiring made of aluminum (An) is coated with a device surface protection film made of, for example, an S io2 film, and then the protection film of the electrode part is removed using a photoresist technique to open a window for the electrode. The internal electrode wiring portion exposed from the window is used as a bonding pad, and an electrode base layer made of a poly/9 metal layer made of Cr-Cu-Au is formed on the pad, and 5b is formed through the base layer. -p
Use b to make hemispherical protrusion 1! Some have poles (bumps) formed.
従来の電極構造は、表面保護膜を部分的に除去して、そ
こに、ポンディングパッドを形成しているので、被数形
成された各パッド間洗あっては当該保腹膜は分離されて
おり、また、これら各パッド上にそれぞれ電極下地層を
介してバンプを形成するので、そのパッド上に、当該電
極下地層を構成する金属膜を例えば蒸着により積層する
に、そのバンプを形成する部分のみを残して他はエツチ
ング除去しである。In the conventional electrode structure, the surface protective film is partially removed and a bonding pad is formed there, so the peritoneal retention film is separated when washing between the pads formed. In addition, since bumps are formed on each of these pads via the electrode base layer, when the metal film constituting the electrode base layer is laminated on the pad by, for example, vapor deposition, only the portion where the bump is to be formed is deposited. The remaining parts are removed by etching.
かかる電極構造を有する半導体素子を、いわゆるＣＣＢ
（コンドロールド・コラップスφポンディング）方式
により接合したものの一例として、本出願人に係る発明
者らの提案になる５ｉｏｎＳｉ方式によるマルチチップ
モジュールがある。このマルチチップモジュール構造の
一例は、シリコン単結晶基板から成り、論理回路やメモ
リ回路機能が形成された半導体素子（チップ）を、複数
、シリコン単結晶半導体製ウェハに所定の配線を施した
配線基板に、上記ＣＣＢ接続により接合し、当該配線基
板（マザーチップ）の上記チップ（子チップ）の接合さ
れた反対面を、パッケージベースに接合し、当該マザー
チップと外部接続端子（リードフレーム）とをボンディ
ングワイヤによりワイヤボンディングしてなる主要構造
を有するものがある。A semiconductor device having such an electrode structure is called a so-called CCB.
An example of a device bonded using the (Chondrold collapse φ bonding) method is a multi-chip module based on the 5ionSi method proposed by the inventors of the present applicant. An example of this multi-chip module structure is a wiring board made of a silicon single-crystal substrate, in which multiple semiconductor elements (chips) on which logic circuits and memory circuit functions are formed are wired in a predetermined manner on a silicon single-crystal semiconductor wafer. Then, the mother chip and the external connection terminals (lead frame) are bonded by the CCB connection, and the opposite side of the wiring board (mother chip) to which the chip (child chip) is bonded is bonded to the package base. Some have a main structure formed by wire bonding using bonding wires.
なお、上記した電極構造（フリップチップによる電極構
造）について述べた文献の例としては、１９８０年１月
１５日（株）工業調査会発行ｒＩＣ化実装技術」ｐ８１
があげられる。An example of a document that describes the above-mentioned electrode structure (flip chip electrode structure) is "rIC Mounting Technology" published by Kogyo Chosenkai Co., Ltd., January 15, 1980, p.81.
can be given.
また、上記マルチチップモジュールについて述べた特許
の例として、特願昭６０−２６１１４８号があげられる
。Further, an example of a patent describing the multi-chip module is Japanese Patent Application No. 60-261148.
上記のごときマルチチップモジー−ルにあっては、複数
の論理回路（ロジック回路）素子やメモリ回路素子を搭
載しており、その放熱性が問題となり、特Ｋ、ロジック
回路素子の高速化に伴ない、熱抵抗を低減させる必要が
ある。Multi-chip modules such as those mentioned above are equipped with multiple logic circuit elements and memory circuit elements, and their heat dissipation becomes a problem. Accordingly, it is necessary to reduce thermal resistance.
前記突起電極（バンプ）は、複数、チップ表面に形成さ
れるが、上記放熱性を考慮して、信号用。A plurality of the protruding electrodes (bumps) are formed on the chip surface, and in consideration of the heat dissipation, they are used for signals.
電源用バンプのほかに放熱を目的とした放熱用ダミーバ
ンプが設けられているが、従来の電極構造にあっては当
該放熱用ダミーバンプも信号、１！源用バンプと同一構
造に作られている。しかし、本発明者の検討によれば、
当該放熱用ダミーバンプの電極下地層にあっては、信号
、を源用バンプのごとく電気的に分離する必要がないと
いう条件を利用する余地がある。In addition to the power bump, a heat dissipation dummy bump is provided for the purpose of heat dissipation, but in the conventional electrode structure, the heat dissipation dummy bump is also used for signals, 1! It has the same structure as the source bump. However, according to the inventor's study,
In the electrode base layer of the heat dissipation dummy bump, there is room to utilize the condition that the signal does not need to be electrically isolated like the source bump.
本発明は、ＣＣＢ接続による放熱特性の良い電極構造を
提供することを目的とする。An object of the present invention is to provide an electrode structure with good heat dissipation characteristics by CCB connection.
不発明は、また、上記のごとき電極によるマルチチップ
モジュールの放熱特性を向上させる技術を提供すること
を目的とする。Another object of the invention is to provide a technique for improving the heat dissipation characteristics of a multi-chip module using the electrodes as described above.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
放熱用ダミーバンブが設けられた領域において、電極下
地層の最内層を、エツチングにより分離せずにそのまま
全面に布設するようにした。In the area where the heat dissipation dummy bumps were provided, the innermost layer of the electrode base layer was laid over the entire surface without being separated by etching.
一方、当該領域において、表面保獲膜を形成せずに、上
記のごとく全面に布設された最内層と内部電極配線とを
直接接合される構造とした。On the other hand, in this region, a structure was adopted in which the innermost layer laid over the entire surface as described above and the internal electrode wiring were directly joined without forming a surface retention film.
これにより、最内層（金属層）の面積が拡大し、それだ
け伝熱面積が増大し、放熱性が良好になった。This expanded the area of the innermost layer (metal layer), which increased the heat transfer area and improved heat dissipation.
また、熱抵抗の大きかったデバイス表面保獲膜を取り去
ったので、最内層金属と内部電極配線金属との間の熱伝
導となり、熱抵抗を低減することに成功した。Additionally, since the device surface retention film, which had high thermal resistance, was removed, heat was conducted between the innermost metal layer and the internal electrode wiring metal, successfully reducing thermal resistance.
次に、本発明を、図面に示す実施例に基づいて説明する
。Next, the present invention will be explained based on embodiments shown in the drawings.
本発明による電極構造を適用した半導体装置の一例構成
断面図を第５図に示す。第５図にて、１はマザーチップ
、２は子チップである。FIG. 5 shows a cross-sectional view of an example structure of a semiconductor device to which the electrode structure according to the present invention is applied. In FIG. 5, 1 is a mother chip and 2 is a child chip.
マザーチップ１には、子チップ２が複数接合されている
。子チップ２は、例えばシリコン単結晶基板から成り、
周知の技術によってこのチップ内には多数の回路素子が
形成され、１つの回路機能が与えられている。回路素子
の具体例は、例えばＭＯＳ）ランジスタから成り、これ
らの回路素子によって、例えば論理回路およびメモリの
回路機能が形成されている。A plurality of child chips 2 are bonded to the mother chip 1. The child chip 2 is made of, for example, a silicon single crystal substrate,
A large number of circuit elements are formed within this chip using well-known techniques to provide a single circuit function. A concrete example of a circuit element is, for example, a transistor (MOS), and these circuit elements form, for example, a logic circuit and a memory circuit function.
マザーチップｌは同様の構成よりなるウェハに配線を施
したものである。The mother chip 1 is a wafer having a similar structure and wired thereon.
第３図に、マザーチップ１に子チップ２を接合して成る
様子の一例を斜視図にて示しである。FIG. 3 is a perspective view showing an example of how the child chip 2 is bonded to the mother chip 1.
マザーチップ１の中央には論理回路機能を有する子チッ
プ２人が、その外側にはメモリ回路機能を有する子チッ
プ２Ｂがそれぞれ配設されている。Two child chips each having a logic circuit function are arranged in the center of the mother chip 1, and child chips 2B each having a memory circuit function are arranged on the outside thereof.
子チップ２人表面には第４図に示すように多数のバンプ
３が形成されており、その中央に放熱用ダミーバンプ３
Ａが、その外側に信号、１！源用パンダ３Ｂがそれぞれ
形成されている。As shown in FIG. 4, a large number of bumps 3 are formed on the surface of the two child chips, and a dummy bump 3 for heat dissipation is placed in the center.
A has a signal outside it, 1! Source pandas 3B are formed respectively.
第１図は本発明の実施例を示す要部断面図で、上記した
第４図に示す放熱用ダミーバンプ３Ａが設げられた領域
における本発明電極構造の一実施例を示す。FIG. 1 is a sectional view of a main part showing an embodiment of the present invention, and shows an embodiment of the electrode structure of the present invention in a region where the heat dissipation dummy bumps 3A shown in FIG. 4 described above are provided.
第１図に示すように、内部電極配線４上に、デバイス表
面保護膜５を被覆する。As shown in FIG. 1, the internal electrode wiring 4 is coated with a device surface protective film 5. As shown in FIG.
内部電極配線４は、例えばＡＪ膜により形成されている
。この内部電極配線の形成は、周知の技術により行なう
ことができ、例えば拡散済みウエノ・全面に蒸着法ある
いはスパッタ法により′ｒ１ｉ極配線用金属膜を付着し
、これを選択的に除去して内部配線パターンを形成する
エツチング法により行なうことができる。The internal electrode wiring 4 is formed of, for example, an AJ film. This internal electrode wiring can be formed using a well-known technique. For example, a metal film for the 'r1i electrode wiring is deposited on the entire surface of the diffused wafer by vapor deposition or sputtering, and this is selectively removed to form the internal electrode wiring. This can be done by an etching method that forms a wiring pattern.
デバイス表面保護膜５は、例えばＳ ｉｏｓ膜やガラス
膜やＳｉ３Ｎ４膜などの絶縁膜により構成され、電極部
を構成する部分にホトレジスト技術などにより電体用窓
をあける。The device surface protection film 5 is composed of an insulating film such as an SiOS film, a glass film, or a Si3N4 film, and a window for an electric body is formed in a portion constituting an electrode portion using a photoresist technique or the like.
次いで、下層（最内層）６がＣｒ層で、中間層７がＣｕ
層で、上層８がＡｕ層より成る電極下地層９を形成する
。Next, the lower layer (innermost layer) 6 is a Cr layer, and the middle layer 7 is a Cu layer.
An electrode base layer 9 is formed in which the upper layer 8 is made of an Au layer.
その際に、従来では、それぞれの電極用窓において分離
して電価下地層を形成するのであるが、本発明では、第
１図に示すように、最内もの０１層６を連設し、内部電
極配線４およびデバイス表面保藤膜５上に全面に布設す
るようにする。これは、Ｃｒ層のエツチングを省略する
ことにより可能である。At that time, conventionally, the voltage base layer is formed separately in each electrode window, but in the present invention, as shown in FIG. It is laid over the entire surface of the internal electrode wiring 4 and the device surface Hoto film 5. This is possible by omitting the etching of the Cr layer.
Ａｕ層８上には、半球状の５ｂ−ｐｂによるバンプ３Ａ
を形成する。On the Au layer 8 are hemispherical 5b-pb bumps 3A.
form.
本発明では、最内層の０１層６が連なっており、当該バ
ンプ３Ａが形成される電極下地層９がデバイス表面保護
膜５により分離されていないので、各バンプ３Ａは電気
的に分離されていないが、前述のごとく、放熱用ダミー
バンプでは電気的な分離を必要としない。In the present invention, the innermost 01 layer 6 is continuous, and the electrode base layer 9 on which the bumps 3A are formed is not separated by the device surface protection film 5, so the bumps 3A are not electrically isolated. However, as mentioned above, the heat dissipation dummy bump does not require electrical isolation.
第２図は、本発明の他の実施例を示す要部断面図で、こ
の実施例では放熱用ダミーバンプ３Ａが設げられた領域
におけるデバイス表面保護膜を取去っている。FIG. 2 is a sectional view of a main part showing another embodiment of the present invention, in which the device surface protective film is removed in the region where the heat dissipation dummy bumps 3A are provided.
電極下地層９を構成する最内層６を第１図に示す実施例
と同様に電極下地層９間疋おいて分離せず連設している
。As in the embodiment shown in FIG. 1, the innermost layer 6 constituting the electrode base layer 9 is arranged consecutively without being separated between the electrode base layers 9.
第２図にて、第１図と共通する符号を示すので、その説
明を省略するが、第２図にて、】０はＡＡ内部［罹配線
４と同様の内部配線で、この実施例は多２に構成された
内部’！１： （Ｎ配線を示す。また、第２図にて、１
１は絶縁膜で例えば酸化膜により構成され、さらに、第
２図にて、１２はデバイスを示す。In FIG. 2, the same reference numerals as those in FIG. 1 are shown, so their explanation will be omitted. In FIG. The interior is configured in multiple ways! 1: (N wiring is shown. Also, in Figure 2, 1
1 is an insulating film made of, for example, an oxide film, and in FIG. 2, 12 represents a device.
このようにして、子テップ２やマザーチップ１で例示さ
れる半導体素子に、上記のごとき電極構造を構成し、こ
れらを、例えばバンダーリフロー法により接合する。In this way, the electrode structure as described above is formed on the semiconductor element exemplified by the child chip 2 and the mother chip 1, and these are bonded by, for example, a bander reflow method.
子チップ２を接合したマザーチップ１の裏面を、第５図
に示すように、パッケージペース１３に接合する。The back surface of the mother chip 1 to which the child chip 2 has been bonded is bonded to the package paste 13, as shown in FIG.
パッケージペース１３は、例えばＳｉＣ基板により構成
される。The package paste 13 is made of, for example, a SiC substrate.
マサ−チップ１とリードフレーム１４とをボンディング
ワイヤ１５により、ワイヤボンディングする。The master chip 1 and the lead frame 14 are wire-bonded using a bonding wire 15.
リードフレーム１４は、例えばＮｉ−Ｆｅ系合金などの
金属により構成される。The lead frame 14 is made of metal such as a Ni-Fe alloy.
ボンディングワイヤ１５は、例えばＡ、ｅ線により構成
される。The bonding wire 15 is composed of, for example, A and e wires.
リードフレーム１４は、パッケージペース１４と、該ペ
ース１３上に接合材料１６により立設されたポツティン
グ枠体１７との間に挾持されている。The lead frame 14 is sandwiched between the package paste 14 and a potting frame 17 erected on the paste 13 by a bonding material 16.
当該枠体１７により区画された領域内忙シリコーンゲル
１８をボッティングする。The silicone gel 18 is bottled within the area defined by the frame 17.
本発明に使用されるシリコーン（系）ゲル１８としては
、従来エレクトロニクスあるいはオプティカルファイバ
ー用シリコーンコーディング剤として市販されていたも
のを使用でき、例えばシリコーンゲルはＩＣメモリのソ
フトエラ一対策用として用いられていた。As the silicone gel 18 used in the present invention, those commercially available as silicone coating agents for electronics or optical fibers can be used. For example, silicone gel has been used as a countermeasure against soft errors in IC memory. .
本発明はこれを封止材料として使用せんとするものであ
る。The present invention aims to use this as a sealing material.
ゲルは、その加熱硬化前はリキッド状態であり、１液タ
イプ、２液タイプがあり、例えば主剤と硬化剤とからな
る２液タイプの場合、これらを混合すると反応硬化（架
橋反応）し、硬化物を得る。Gel is in a liquid state before it is heated and cured, and there are two-component types and one-component types. For example, in the case of a two-component type consisting of a main ingredient and a curing agent, when they are mixed together, they undergo reaction curing (crosslinking reaction) and hardening. get something
硬化システムとしては次の反応式で示す様に、縮合型、
付加型、紫外線硬化型がある。As shown in the following reaction formula, the curing system is condensation type,
There are addition type and UV curing type.
縮合型
Ｃａｔ：５ｎ−Ｔｉ系触媒
Ｒ：例えばアルキル基
（以下同じ）
付加型
−Ｓ ｉ −
紫外線硬化型
） ｌ
５ｉ−ＣＨ−ＣＨｔ＋ＣＨｓ Ｓｉ ＋−・ＯＲ硬
化物を得るＫ、加熱（ベーク）するとゴム化が進む。Condensation type Cat: 5n-Ti-based catalyst R: For example, an alkyl group (same below) addition type -S i - ultraviolet curing type) l 5i-CH-CHt+CHs Si +-/OR to obtain a cured product, when heated (baked) Rubberization progresses.
本発明に使用されるシリコーン系ゲルはシリコーンゴム
やシリコーンオイルと異なり架橋密度の低いものである
。The silicone gel used in the present invention has a low crosslinking density, unlike silicone rubber or silicone oil.
例えば架橋密度の大小からみるとゴムが架橋密度が一番
犬で、その下がゲル、さらに、その下がオイルというこ
とになる。For example, in terms of crosslink density, rubber has the highest crosslink density, gel is below that, and oil is below that.
架橋密度は一般に針入度計を用いて測定され、針入度計
についてはＪ Ｉ ＳＫ２８０８に規定され、それに使
用される針についてはＡ Ｓ Ｔ Ｍ Ｄ １３２１に
規格がある。The crosslinking density is generally measured using a penetrometer, and the penetrometer is specified in JIS K2808, and the needle used therein is specified in ASTM D 1321.
針入度からみて、一般に、ゲルは４０〜２００ｎの範囲
、オイルは４０ｍ以下であり、ゲルの硬化反応の促進に
よりゴム化が起こり、ゴムと称されているものは一般に
針入度２００＋ｘ以上である。In terms of penetration, the penetration is generally in the range of 40 to 200n for gel, and 40m or less for oil. Rubberization occurs by promoting the curing reaction of gel, and what is called rubber generally has a penetration of 200+x or more. be.
本発明に使用されろシリコーン系ゲルには前記の如く、
市販のものが使用され、例えば信越化学工業社製ＫＪＲ
９０１０，Ｘ−３５−１００，東しシリコーン社製ＪＣ
Ｒ６１１０などが使用できろ。As mentioned above, the silicone gel used in the present invention includes:
Commercially available products are used, such as KJR manufactured by Shin-Etsu Chemical Co., Ltd.
9010, X-35-100, JC manufactured by Toshi Silicone Co., Ltd.
You can use R6110 etc.
上記Ｘ−３５−１００（Ａ（主剤）、Ｂ（硬化剤）２液
タイプ、針入度１００〕の硬化反応機構は白金付加型で
、２液低温高温用ゲルで一７５〜２５０Ｃの温度範囲で
使用できる。The curing reaction mechanism of the above X-35-100 (A (base ingredient), B (curing agent) 2-component type, penetration rate 100) is a platinum addition type, and is a 2-component low-temperature and high-temperature gel with a temperature range of -75 to 250C. Can be used in
枠体１７にキャップ２０を取付けする。A cap 20 is attached to the frame 17.
枠体１７は、例えばムライト材より成る。The frame 17 is made of mullite, for example.
キャップ１９は、例えばセラミックより成る。The cap 19 is made of ceramic, for example.
パッケージベース１３には放熱フィン２０を取付けする
。A radiation fin 20 is attached to the package base 13.
本発明によれば電極下地層９の最内層のＣｒ層６を全面
に布設するようにしたので、最内層のＣｒ層６０面積が
拡大し、それだけ、伝熱面積が増大し、放熱性が良好に
なった。すなわち、デバイス１３からの熱は内部電極配
線４を経て、当該Ｃｒ層６に伝わり、該Ｃｒ 、％ ６
で横方向へ熱を放散し易くなる。従来、各放熱用ダミ−
バンプ３Ａ間は熱伝導性の悪いデバイス表面保護膜５が
介在していたが、該膜Ｓ上にもＣｒ層６が積）されてい
るので、このデバイス表面保６、膜５からも熱が伝わる
ことができる。According to the present invention, since the innermost Cr layer 6 of the electrode base layer 9 is laid over the entire surface, the area of the innermost Cr layer 60 is expanded, which increases the heat transfer area and improves heat dissipation. Became. That is, heat from the device 13 is transmitted to the Cr layer 6 through the internal electrode wiring 4, and the Cr layer 6 is
This makes it easier to dissipate heat laterally. Conventionally, each heat dissipation dummy
A device surface protective film 5 with poor thermal conductivity was interposed between the bumps 3A, but since a Cr layer 6 is also deposited on the film S, heat is not transferred from this device surface protective film 6 or film 5. It can be conveyed.
第２図に示す実施例では、この熱抵抗の大なるデバイス
表面保護膜５が存在しないので、金属Ｃ「層６とへ２金
属内部電甑配線４との間の熱伝導となり、熱抵抗をより
一層低減することができた。In the embodiment shown in FIG. 2, since the device surface protection film 5 with high thermal resistance is not present, heat conduction occurs between the metal C layer 6 and the metal internal wiring 4, reducing the thermal resistance. We were able to further reduce this.
特に、本発明を高速化されたロジック回路素子２人に適
用すると有効である。In particular, it is effective to apply the present invention to two high-speed logic circuit elements.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
例えば上記実施例では電極下地層を三層構造で構成した
例を示したが、二層以上の多層金属層であれば他の態様
でもよい。For example, in the above embodiment, an example was shown in which the electrode base layer had a three-layer structure, but other embodiments may be used as long as the electrode base layer has a multilayer metal layer of two or more layers.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体素子の１砺形
成技術について説明したがそれに限定されるものではな
く、各Ｓｔｔ子部品、装置におけるｔ極形成技術などに
適用できる。In the above explanation, the invention made by the present inventor was mainly explained in terms of the one-line formation technology of semiconductor elements, which is the field of application that formed the background of the invention, but it is not limited thereto. It can be applied to forming technology, etc.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
本発明によれば放熱特性に優れた１閥構造を提供するこ
とができた。According to the present invention, it was possible to provide a one-hole structure with excellent heat dissipation characteristics.
第１図は本発明の実施例を示す要部断面図、第２図は本
発明の他の実施例を示す要部断面図、第３図は本発明の
実施例を示す要部斜視図、第４図は本発明の詳細な説明
する説明図、第５図は本発明の実施例を示す半導体装置
の碑成断面図である。
１・・・マザーチップ、２・・・子チップ、３・・・バ
ンプ（突起電極）、３Ａ・・・放熱用ダミーバンプ、３
Ｂ・・・信号、電源用バンプ、４・・・内部電極配線、
５・・・デバイス表面保獲膜、６・・・最内層、７・・
・中間層、８・・・上層、９・・・１枢下地層、１０・
・・内ｓ’ｉ色配線、１１・・・絶縁膜、１２・・・デ
バイス、１３・・・パッケージペース、１４・・・リー
ドフレーム、１５・・・ポンティングワイヤ、１６・・
・接合材料、１７・・・ボッティング枠体、１８・・・
シリコーンゲル、１９・・・かヤノプ、２０・・・放熱
フィン。
代理人 弁理士 小 川 勝 男 −′・−１、第
３ 図FIG. 1 is a sectional view of a main part showing an embodiment of the present invention, FIG. 2 is a sectional view of a main part showing another embodiment of the invention, and FIG. 3 is a perspective view of a main part showing an embodiment of the invention. FIG. 4 is an explanatory diagram for explaining the present invention in detail, and FIG. 5 is a sectional view of the fabrication of a semiconductor device showing an embodiment of the present invention. 1... Mother chip, 2... Child chip, 3... Bump (protruding electrode), 3A... Dummy bump for heat dissipation, 3
B...Signal, power supply bump, 4...Internal electrode wiring,
5... Device surface retention film, 6... Innermost layer, 7...
・Middle layer, 8...upper layer, 9...1 base layer, 10.
... Inner s'i color wiring, 11... Insulating film, 12... Device, 13... Package space, 14... Lead frame, 15... Ponting wire, 16...
- Bonding material, 17... Botting frame, 18...
Silicone gel, 19...or Yanop, 20...heat dissipation fin. Agent: Patent Attorney Katsoo Ogawa −′・−1, No.
3 diagram
Claims (1)
介して複数の突設した突起電極中放熱用ダミー突起電極
間において、前記電極下地層の最内層金属層を、分離せ
ずに連設して成ることを特徴とする半導体装置。 ２、最内層金属層が、内部電極配線のパッド部および当
該内部電極上に形成され、かつ、各放熱用ダミー突起電
極を分離している表面保護膜の上部に全面に形成されて
成る特許請求の範囲第１項記載の半導体装置。 ３、最内層金属層が、各放熱用ダミー突起電極間を分離
している表面保護膜を取除いた内部電極配線上に形成さ
れて成る特許請求の範囲第１項記載の半導体装置。[Claims] 1. Between the dummy protruding electrodes for heat dissipation among the plurality of protruding electrodes protrudingly provided on the internal electrode wiring through an electrode base layer made of a multilayer metal layer, the innermost metal layer of the electrode base layer is , a semiconductor device characterized in that it is formed in series without being separated. 2. A patent claim in which the innermost metal layer is formed on the pad portion of the internal electrode wiring and the internal electrode, and is formed entirely on the top of the surface protection film separating each dummy protruding electrode for heat dissipation. The semiconductor device according to item 1. 3. The semiconductor device according to claim 1, wherein the innermost metal layer is formed on the internal electrode wiring from which the surface protective film separating the heat dissipating dummy projecting electrodes has been removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195351A JPS6352445A (en) | 1986-08-22 | 1986-08-22 | Semiconducotr device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195351A JPS6352445A (en) | 1986-08-22 | 1986-08-22 | Semiconducotr device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352445A true JPS6352445A (en) | 1988-03-05 |
Family
ID=16339725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195351A Pending JPS6352445A (en) | 1986-08-22 | 1986-08-22 | Semiconducotr device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352445A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008736A (en) * | 1989-11-20 | 1991-04-16 | Motorola, Inc. | Thermal protection method for a power device |
| EP0603928A1 (en) * | 1992-12-21 | 1994-06-29 | Delco Electronics Corporation | Hybrid circuit |
| US5804468A (en) * | 1993-03-17 | 1998-09-08 | Fujitsu Limited | Process for manufacturing a packaged semiconductor having a divided leadframe stage |
| US6713319B2 (en) | 1997-05-19 | 2004-03-30 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor apparatus including a sealing member with reduced thermal stress |
-
1986
- 1986-08-22 JP JP61195351A patent/JPS6352445A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008736A (en) * | 1989-11-20 | 1991-04-16 | Motorola, Inc. | Thermal protection method for a power device |
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| US6979592B2 (en) | 1997-05-19 | 2005-12-27 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor apparatus including a sealing member with reduced thermal stress |
| US7129579B2 (en) | 1997-05-19 | 2006-10-31 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus and method for fabricating the same |
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