JPS63502947A

JPS63502947A - 多構成可能なインタフエース回路

Info

Publication number: JPS63502947A
Application number: JP62502300A
Authority: JP
Inventors: ジヤラーリ，バーマン
Original assignee: エイ・ティ・アンド・ティ　グローバル　インフォメーション　ソルーションズ　インターナショナル　インコーポレイテッド
Priority date: 1986-04-04
Filing date: 1987-03-24
Publication date: 1988-10-27
Also published as: EP0263164A1; CA1270577A; US4825402A; WO1987006087A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はコンピータ・システムのプリンタのような周辺装置と共に使用するためのインタフェース回路に関する。

背景技術多くのコンピュータ・システムのホスト・プロセッサは直列ホーマクトでデータ・ビットを供給する周辺機器ポートを有する。周辺機器アダプタはデータ・ビットの直−並又は並−直変換を行い、データ・ビットを緩衝し、ホスト・プロセッサとコンビ、−タ・プリンタとの間のハンドシェーク接続を実行する。そのようなシステムでは周辺機器アダプタは典型的に周辺機器アダプタとプリンタとの間の入／用カケーブルのデータ導体をドライブするドライバと、種々のステータスを受信し、プリンタからのデータ・ビットを接続するレシーバとを有するインタフェース回路を含む。周辺機器アダプタのインタフェース回路及び対応するプリンタのインタフェース回路のドライバ及びレシーバの設計は入／用カケーブルの導体の抵抗及び分布容量のため、入／用カケーブルの長さによって異なる。典ｙＪｌ　的Ｋ、入／用カケーブルの長さが約１５．ｉ以内であると、インタフェース回路のドライバ及びレシーバはシングル終端でよい。しかし、入／用カケーブルが約１５〜１５０ｍ間にあると、インタフェース回路のドライバ及びレシーバの設計は差動増幅器を使用することになる。

今までは、周辺機器アダプタ及びプリンタの各交換可能なボードにはどちらか選ばれたインタフェース回路が設けられていた。入／出力′ケーブルが約１５ｎ１以下の場合、周辺機器アダプタとプリンタの両方に短距離インタフェース回路ボードが使用されておシ、入／用カケーブルが約１５〜１５０ｍ間にある場合は、周辺機器アダプタとプリンタの両方に別の長距離用インタフェース・ボードが使用されていた。

発明の開示この発明の目的は長短肉入／出カケーブルに使用するに適した構造簡単なインタフェース回路を提供することである。

この発明によると、データ・ビットを受信する入力手段と入／用カケーブルの導体手段をドライブする出力手段とを夫々有する複数のドライバを含むコンピュータ周辺装置に接続されるコンピュータ入／用カケーブルと共に使用するインタフェース回路であって、前記ドライバを各第１の所定の長さの入／用カケーブルと第２の所定の長さの入／用カケーブルとの使用を互換可能にする電気回路手段と、前記ドライバが前記第１の所定の長さの入／用カケーブルか又は前記第２の所定の長さの入／用カケーブルのいずれかと選択的に使用しうるよう前記電気回路手段に選択的にそれに適応させる接続手段とを含むインタフェース回路を提供する。

次に、下記添付図面を参照しその例によシこの発明の詳細な説明する。

第１図は、この発明のインタフェース回路を使用することができるコンピュータ・システムのブロック図である。

第２図は、従来技術の短線インタフェース・アダゲタの回路図である。

第３図は、従来技術の長線インタフェース・アダプタの回路図でおる。

第４図は、短線ドライバとして構成したこの発明のインタフェース回路のドライバを含むシステムの回路図である。

第５図は、長線ドライバとして構成したのの発明のインタフェース回路のドライバを含むシステムの回路図である。

第６図は、短線レシーバとして構成したこの発明のインタフェース回路のレシーバを含むシステムの回路図である。

第７図は、長線レシーバとして構成したこの発明のインタフェース回路のレシーバを含むシステムの回路図である。

第９図に示すように構成した第８Ａ図及び第８Ｂ図は、周辺機器アダプタに使用するだめのこの発明によるインタフェース回路のドライバの回路図である。

第１１図に示すように構成した第１０Ａ図、第１０Ｂ図、及び第１０Ｃ図は、周辺機器アダプタに使用するためのこの発明によるインタフェース回路のレシーバの回路図である。

発明を実施するための最良の形態第１図は、この発明を使用することができるコンピュータ・システムのブロック図である。このシステムは少くとも１つの周辺機器（ベリヘラル）、４−）１１を持つホスト・プロセッサ１０を含む。ベリヘラル入／出カライン１２はベリヘラル・アダプタ１４とホスト・プロセッサ１０との間に接続される。ベリヘラル・アダプタ１４は直−並列データ変換を行い、１ラインのプリンタ１５用データを記憶するバッファを含み。

ホスト１０とプリンタ１５との間のノ〜ンドシェーク接続を行う。そのような被すヘラル・アダプタの１つの例としては米国オハイオ州ディトン市のＮＣＲコー −レーションから購入しうる５４３０−１１０１　Ｓ工Ａ　システム・インタフェース・アダプタがある。イリヘラル・アダプタ（以下ＰＡと呼ぶ）として使用しうるシステム・インタフェース・アダプタは米国特許第４，３８７，４４１号にも開示されている。プリンタ１５としてはどのような標準ライン・プリンタでも使用することができる。

例えば、ＮＣＲコーポレーションから購入しうるライン・プリンタ６４７１−０２０Ｘ又は６４３０−０２０１　か又は米国カリホルニア州カノガ・パークのデータプロダクツ・コーポレーションから購入しうるＢＰシリーズ・ライン・プリンタを使用することができる。

入／出力（Ｉｌｏ）ケーブル１６はＰＡＩ　４とプリンタ１５との間に接続される。ＰＡＩ４はＰＡインタフェース回路１７を持ち、プリンタ１５はＩ１０ケーブル１６のどちらかの端に接続するプリンタ・インタフェース回路１８を持つ。

Ｉ１０ケーブル１６が約１５ｍ以下であると、インタフェース回路１７．１８は短線インタフェース・アダプタでなければならない。しかし、Ｉ１０ケーブル１６が約１５ｍ〜１５０ｍ間にあると、インタフェース回路１７．１８は長線インタフェース・アダプタでなければならない。従来の短線インタフェース・アダプタはＩ１０ケーブル１６のどちらかの端部にシングル終端ドライバ及びレシーバを使用し、従来技術の長線インタフェース・アダプタは差動ドライバ及びレシーバを使用する。

この発明によるＰＡインタフェース回路ｔ７１”を短線及び長線の両装置に適応可能なドライバ及びレシーバを含むＰＡ１４に設置される。ＰＡインタフェース回路１７のドライバ及びレシーバは以下で説明するように、変更ジャンパ・ブロックを使用して、短線乃至長線構造となるようにその構成を変更することができる。

プリンタ・インタフェース回路１８はＰＡインタフェース回路１７と類似のものでよい。

第２図は、シングル終端ドライバ２ｏとシングル終端レシーバ２１とを示す先行技術による従来構造の１つであって、短線１１０ケーブル（第１図の■んケーブル１６）の１対の導体２２．２３の一方向の端部の回路図である。シングル終端ドライバ２０は導体２２に１ビツトを送出する増幅器２５を含む。シングル終端レシーバ２１は導体２２から１ビツトを受信する増幅器２６を含む。終端抵抗Ｒ１、Ｒ２は公知のようにゾルアップ及びプルダウン回路を形成する。Ｒ１の一端は＋５ｖ電源に、その他端は導体２２に接続され、Ｒ２の一端は導体２２に接続され、その他端は接地される。典型的に、Ｒ１は２２０Ωでよく、Ｒ２は３３Ω でよく、導体２３は両端で接地される。′ハイ“又は“ロー″の値のバイナリ・ビットは増幅器２５で導体２２の電圧を“ハイ”又は“ロー”のどちらかにドライブすることによシ、導体２２を通して送信することができる。

第３図は、長線Ｉ１０ケーブル（第１図のＩハケ−プル１６）の１対の導体３０．３１のどちらかの端部にある差動ドライバ２８及び差動レシーバ２９０１つを示す先行技術の従来構造の１つの回路図である。差動ドライバ２８は導体３０の一端に接続されている非反転出力と導体３１の一端に接続されている反転出力とを持つ差動増幅器３２を含む。差動レシーバ２９は導体３１の他端に接続されている反転入力と導体３ｏの他端に接続されている非反転入力とを有する差動増幅器３４を有する。抵抗Ｒ３はキャパシタＣ１と共に差動増幅器３４の反転及び非反転入力間に直列に接続される。抵抗Ｒ３は１５０Ωのものでよく、キャパシタＣＩは０．０１μＦのものでよい。導体３０．３１上を送信するバイナリ・ビットは導体３０の電圧が１ハイ”であシ、導体３１の電圧が“ロー”のときには“ 第１＃の値であシ、導体３０の電圧が“ロー″であシ、導体３１の電圧が“ハイ “のときには１第２″の値である。

差動ドライバ２８の入力が１ハイ″になると、差動増幅器２８は導体３０を“ハイ”にドライブし、導体３１を１０−”にドライブする。導体３０が１ハイ”になシ、導体３１が“ロー″になると差動増幅器３４の出力は“ハイ″になる。差動ドライバ２８の入力が“ロー”のときは、差動レシーバ２９の出力は“ロー” でちる。

第４図は、導体２２．２３の短線■ハケーブルと共に使用する構造のこの発明のドライバ回路３６を有する第２図のシングル終端レシーバ２１を示す回路図である。ドライバ回路３６は米国テキサス州ダラスのテキサス・インスッルーメント社から購入できるＡＭ２６ＬＳ３１の１／４でよい差動ライン・ドライバ３８を含む。第４図の差動ライン・ドライバ３８の非反転出力は第２図の導体２２と同様な導体２２の一端に接続される。接続ドライバ３５のピン１，２は導体２３の一端に設けられ、接続装置３７のピン１及び２は短絡するとき導体２３の一端を接地にシャントする。第４図の短線構造では、接続装置３７のピンｌと２とをは接続されないままの状態にして、導体２３の両端は接地され、差動ライン・ドライバ３８０反転出方は接続されない。かくして、第４図のドライバ回路３６は第２図のシングル終端ドライバ２ｏと類似する特性を有することになる。

第５図は、導体３０．３１の長線Ｉ１０ケーブルと共に使用するだめの構成としたこの発明のドライバ回路３６を持つ第３図の差動レシーバ２９を示す回路図である。第５図の構成では、接続装置３５のピン１と２とがジャンノ４′Ｊ５で接続される。しかし、ジャン・やＪ３は使用されず、接続装置３７のピン１と２とは開放のままである。第５図の構成では、差動ライン・ドライバ３８の非反転出力は導体３ｏの一端に接続され、その反転出力はジャン／＃Ｊ５を介して導体３１の一端に接続される。かくして、第５図の構成のドライバ回路３６は第３図の差動ドライバ２８に類似する特性を持つことになる。

第６図は、導体２２．２３を含む短線Ｉ１０ケーブルと共に使用するための構成とされたこの発明のレシーバ回路４０を有する第２図のシングル終端ドライバ２０を示す回路図である。レシーバ回路４０は実際ニ第６図及び第７図のレシーバ回路に示すすべての要素を含む。しかし、図を明確にするため、ジャン／＃Ｊ２（以下で説明する）を含むレシーバ回路４ｏのそれらに関する要素のみを第６図に示し、ジャン／４’　Ｊ　４　（以下で説明する）を含むレシーバ回路４ｏのそれらに関する要素のみを第７図に示す。レシーバ回路４ｏはテキサス・イ／スツルーメント社から購入できるＭＡ　２６　ＬＳ　３３の１／４でよい差動ライン・レシーバ４２を含む。

部分４３ｍのピンｌ及び２、部分４３ｂのピン３及び４、部分４３ｃのピン１７及び１８を有する接続装置が設けられる。接続装置の部分４３ｍのピン１及び２間にジャンパＪ２−１が接続されると、導体２３０両端が接地される。終端抵抗Ｒ４，Ｒ５は接続装置の部分４３ｂのピン３及び４をジャン／ｆ　Ｊ　２−２で接続することによシ導体２２に接続されるゾルアップ及びプルダウン回路を形成する。抵抗Ｒ４は２２０Ωでよく、抵抗Ｒ５は３３０Ωでよく、抵抗Ｒ６，ダイオードＤ１及びキヤ・ぞシタＣ２は接続装置の部分４３ｃのピン１７及び１８間をジャンパＪ２−２で接続することによシ、すべて差動増幅器４２の非反転入力に接続され、抵抗Ｒ６は２２０Ωでよく、キャパシタＣ２は０．１μＦでよい。

第６図に示すように接続されると、約０．７５Ｖの基準電圧が差動増幅器４２の非反転入力に設定される。ピン１及び２を有する接続装置の部分４５ｍは差動増幅器４２の非反転入力と導体２３との間に設置される。第６図の構成において、導体２２の電圧がドライバ２５によシ差動増幅器４２の非反転入力を０．７５　Ｖの基準電位以上にドライブすると、その出力は負となる。かくして、第６図におけるレシーバ回路４０はインバータを有する第２図のシングル終端レシーバ２９と同様に作動する。

第７図は、導体３０’　、　３１′を含む長線Ｉ１０ケーブルと共に使用するために構成されたこの発明のレシーバ回路４０も共に、第３図の差動ドライバ２８を示す回路図である。第７図の導体３０’　、　３１′は第３図の導体３０．３１に類似である。第６図のジャン／＃Ｊ２−２１Ｊ２−２．及びＪ２−３はそこにはなく、第６図の回路要素のあるものは図を簡単にするため、その回路では省略され、第７図にはない。差動ライン・レシーバ４２の非反転入力は導体３０の一端に接続される。接続装置の部分４５ｍのピン１，２はジャン／＃　Ｊ　４− １で接続され、導体３１の一端に差動ライン・レシーバ４２の反転入力を接続する。直列に接続された抵抗Ｒ７とキャノクシタＣ３は接続装置の部分４５ｂのピン３及び４をジャンパＪ４−２で接続することによシ導体３０と３１との間に直列に接続される。抵抗Ｒ７は１５０Ωでよく、キャパシタＣ３は０．０１μＦでよい。

かくして、第７図の構成にしたレシーバ回路４０は第３図の差動レシーバ２９に類似の差動レシーバとして作用する。

第９図のように接続した第８Ａ図及び第８Ｂ図は典型的なＰＡ−プリンタ接続のための完成したドライバ回路の回路図を形成する。第８Ａ図、第８Ｂ図の回路は３つの四重差動ライン・ドライバ装置４５　、４６　。

４７を有する。ドライバ装置４５．４６はＦＡＩ４（第１図）から８データ・ビット（ＭＤＡＴ　１〜ＭＤＡＴ　Ｓ　）を受信する。ドライバ装置４７はパリティ・ビット（ＭＤＡＴ　９　）　、ストローブ信号（ストローブ　）、進行信号（アドバンス）及びバッファ・クリヤ信号（ＢＵＦＣＬＲ）を受信する。ドライバ装置４５，４６．４７の非反転出力はＩ１０ケーブルの第１の組の導体（第１図のＩ１０ケーブル１６）に接続するため、ピン・コネクタＪ６のピン（ピン１〜１１．３６）に接続される。ライン・ドライバ装置４５，４６．４７の反転出力は接続装置５０の奇数ピンに接続される。接続装置５０の偶数ビンはバス５３で第２の接続装置５２の偶数ピンに接続される。接続装置５２の奇数ビンは接地され、その偶数ピンはＩ１０ケーブル（第１図のエバケーブル１６）の第２の組の導体に接続される。ジャンツク・ブロックＪ３（図に示していない）は偶数ピンを接続装置５２の対応する奇数ビンにジャンプするのに使用され、ジャンプ・ブロックＪ５（図に示してい々い）はその偶数ピンを対応する接続装置５０の奇数ビンにジャンプするのに使用され、第５図の長線構造を形成する。第４図、第５図の接続装置３５．３７は夫々接続装置５０．５２のピン１，２に対応する。

しかして、第４図及び第５図のライン・ドライバ装置３８はデータ・ピッ）　ＭＤＡＴ　１を受信し、その出力にデータ１及びデータＩ　ＲＴＮビットを出力する。

第１１図に示すように接続した第１０Ａ図、第１０Ｂ図及び第１０Ｃ図は典型的なプリンターＰＡ接続のための完成した回路の回路図である。第１０Ａ図の回路は、出力がレディ信号（レディ＊）、デマンド信号（ＤＭＮＤ＊）　、ホームの先端信号（ＴＯＦ　＊）及びプリンタ１５（第１図）からの入力に応答してＰＡＩ　４に行くパリティ・エラー信号（ＰＡＲＥＲＲ）　？出力する四重差動ライン・レシーバ装置５５を有する。第１０Ｂ図。

第１０Ｃ図の接続装置５６及び第１０Ｂ図の接続装置５７は、ジャンツク・ブロックＪ２（図に示していない）が接続装置５６の対応するピンに接続されるときは、差動ライン・レシーバ装置５５が短線１１０ケーブルからの信号を受信するよう構成され、ジャンプ９・ブロックＪ４（図に示していない）がヘッダ装置５７の対応するピンに接続されるときは、差動ライン・レシーバ装置５５が長線ｒ１０ケーブルからの信号を受信するよう構成されるというように、第１０Ａ図の差動ライン・レシーバ装置５５に接続されるピンを持つよう構成される。ピン・コネクタＪ６の選ばれたピン（テーブル１）はプリンタ１５からの信号を受信し、ジャンツクＪ２か又はＪ４のどちらかの存在に従い、長線構成か又は短線構成のどちらかのレシーバ装置５５を提供することになる。

第６図の接続装置の部分４３ｍ、４３ｂ及び４３ｅのピン番号は接続装置５６のビン番号に対応し、第１図及び第７図の接続装置の部分４５ｍ及び第７図の接続装置の部分４５ｂのピン番号は第１０ｂ図の接続装置５７のピン番号に対応する。かくして、第６図は短線エバケーブル構成として使用するため、ＦＡＩ　４に対するレディ信号（レディ＊）を発生し、プリンタ１５からのオンライン（ＯＮ　Ｉ、ＩＮＥ　）信号及びオンラインＲＴＮ（ＯＮ　ＬＩＮＥ　ＲＴＮ　）信号の受信のための構成を示し、第７図は長線エバケーブル構成として使用するため、ＰＡＩ　４に対するレディ信号を発生し、プリンタ１５からのオンライン信号及びオンラインＲＴＮ信号の受信のための構成を示す。

テーブルｌはＩ１０ケーブルの導体に接続されているピン・コネクタＪ６（ピン１６以外の）のピンに対するグリ／り１５に、及びグリンタ１５からの信播の割当てを示す。

テーブル　！１　データ１　２０　データ　Ｉ　ＲＴＮ２　データ２　２１　データ　２　ＲＴＮ３　データ３　２２　データ　３　ＲＴＮ４　データ４　２３　データ　４　ＲＴＮ５　データ５　２４　データ　５　ＲＴＮ６　データ６　２５　データ　６　ＲＴＮ７　データ７　２６　データ　７　ＲＴＮ８　データ８　２７　データ　８　ＲＴＮ９　パリティ　・ビット　２８ハリテイ・ビットＲＴＮ１０　紙送シ　２９　紙送＃）ＲＴＮｌｌ　ハツ７ア・クリヤ　３０　バッファＲＴＮ１２　オンラインＲＴＮ　３１　オンライン１３　パリティ　・　エラー　３２　パリティ・エラーＲＴＮ１４　ＴＯＦ　３３　ＴＯＦＲＴＮ１５　デマンドＲＴＮ　３４　デマンド１６接地　３５　−−−− １７　−−−−　３６　ストローブ１８　ストローブ　ＲＴＮ　３７　−−−−ＦＩＧ、ＩＦＩＧ、２ＦＩＧ、ＩＯＢ国際調葺報告Ｉ＃１−一・鴫１＾・−１ＩＩＩ内ｔ＋、、　？Ｃ丁／ＵＳ　８７１００５８１

Claims

【特許請求の範囲】

１．各々がデータ・ビットを受信する入力手段と、入力／出力ケーブルの導体手段をドライブする出力手段とを有する複数のドライバ（３８）を含み、コンピュータ・ペリヘラル装置（１５）に接続されたコンピュータ入力／出力ケーブル（１６）と共に使用するためのインタフエース回路（１７）であって、前記複数のドライバ（３８）の各々を第１の所定の長さの入力／出力ケーブルか又は第２の所定の長さの入力／出力ケーブルとを互換可能にする電気回路手段と、前記ドライバが前記第１の所定の長さの入力／出力ケーブルか又は前記第２の所定の長さの入力／出力ケーブルのいずれかと選択的に接続可能とされうるよう前記電気回路手段を選択的に適応しうる接続手段（３５，３７，Ｊ３，Ｊ５）とを含むインタフエース回路。
２．前記複数のドライバ（３６）の各々は第１及び第２の出力を有する差動ライン・ドライバを含み、前記電気回路手段は前記差動ライン・ドライバの前記第１の出力を前記入力／出力ケーブルの第１の組の導体（２２；３０）に接続するよう構成され、前記電気回路手段（３５，３７，Ｊ３，Ｊ５）は前記差動ライン・ドライバを前記第１の所定の長さの入力／出力ケーブルと両立しうるようにするため前記差動ライン・ドライバの前記第２の出力を前記入力／出力ケーブルの第２の組の導体（２３；３１）に接続するように構成され、前記差動ライン・ドライバを前記第２の所定の長さの入力／出力ケーブルと両立しうるようにするため前記第２の組の導体を接地に接続するよう構成された請求の範囲１項記載のインタフエース回路。
３．前記接続手段（３５，３７，Ｊ３，Ｊ５）は前記第２の組の導体（２３；３１）を接地に、又は前記差動ライン・ドライバ（３８）の前記第２の出力に選択的に接続なしうるジヤンパ手段（Ｊ３，Ｊ５）を含むよう構成した請求の範囲２項記載のインタフエース回路。
４．各々が前記入力／出力ケーブルの導体手段からデータ・ビットを受信する入力手段と、その入力手段に受信したデータ・ビットに関連する出力信号を供給するようになしうる出力手段とを有する複数のレシーバ（４２）と、前記複数のレシーバの各々を前記第１の所定の長さの入力／出力ケーブルか又は前記第２の所定の長さの入力／出力ケーブルと両立なしうるようにするよう適応可能左第２の電気回路手段と、前記レシーバ（４２）は前記第１の所定の長さの入力／出力ケーブルか又は前記第２の所定の長さの入力／出力ケーブルのいずれかと選択的に両立しうるようにされるようにするため前記第２の電気回路手段と選択的に適応しうる第２の接続手段（Ｊ２，Ｊ４）とを含むことを特徴とする請求の範囲２項又は３項記載のインタフェース回路。
５．前記レシーバ（４２）の各々は第１及び第２の入力を有する差動ライン・レシーバを含み、前記第２の電気回路手段は前記差動ライン・レシーバの前記第１の入力を前記入力／出力ケーブルの第３の組の導体（２２′；３０′）に接続するよう構成され、前記第２の電気回路手段及び前記第２の接続手段（Ｊ２，Ｊ４）は前記差動ライン・レシーバを前記第１の所定の長さの入力／出力ケーブルと両立しうるようにするため前記差動ライン・レシーバ（４２）の前記第２の入力を前記入力／出力ケーブルの第４の組の導体（２３′；３１′）に接続しうるように構成され、前記差動ライン・レシーバを前記第２の所定の長さの入力／出力ケーブルと両立しうるようにするため前記第４の組の導体を接地に接続するように構成されたことを特徴とする請求の範囲第４項記載のインタフエース回路。
６．前記第２の電気回路手段は基準電圧手段（Ｃ２，Ｄ１，Ｄ６）を含み、前記第２の接続手段は前記差動ライン・レシーバ（４２）がその入力の各々に基準電圧を発生するようにするため前記第２の所定の長さの入力／出力ケーブルと両立可能とされたとき前記基準電圧手段（Ｃ２，Ｄ１，Ｒ６）を前記差動ライン・レシーバ（４２）の前記第２のレシーバの前記第２の入力に接続するよう構成されたことを特徴とする請求の範囲５項記載のインタフエース回路。
７．前記第２の電気回路手段は前記差動ライン・レシーバ（４２）の前記第１の入力の各々のためのプルァップ終端抵抗（Ｒ４）及びプルダウン終端抵抗（Ｒ５）を含み、前記第２の接続手段は前記差動ライン・レシーバ（４２）が前記第２の所定の長さの入力／出力ケーブルと両立しうるようにされたときに前記プルアップ終端抵抗（Ｒ４）及び前記プルダウン終端抵抗（Ｒ５）を前記差動ライン・レシーバ（４２）の前記第１の入力に接続しうるように構成したことを特徴とする請求の範囲６項記載のインタフェース回路。
８．前記第２の回路手段は複数の直列接続の抵抗−キャパシタ回路（Ｃ３，Ｒ７）を含み、前記第２の接続手段（Ｊ２，Ｊ４）は前記差動ライン・レシーバ（４２）が前記第１の所定の長さの入力／出力ケーブルと両立されうるときに前記直列接続の抵抗−キャパシタ回路（Ｃ３，Ｒ７）の各々を前記差動ライン・レシーバ（４２）の夫々の１つの前記第１の入力と前記第２の入力との間に接続するよう構成したことを特徴とする請求の範囲７項記載のインタフェース回路。
９．前記第２の接続手段（Ｊ２，Ｊ４）は前記第４の導体（２３′；３１′）を接地し又は前記差動ライン・レシーバ（４２）の前記第２の入力に選択的に接続し、前記基準電圧手段（Ｃ２，Ｄ１，Ｒ６）を前記差動ライン・レシーバ（４２）の前記第２の入力に選択的に接続し、前記プルアップ終端抵抗（Ｒ４）及び前記プルダウン終端抵抗（Ｒ５）を前記差動ライン・レシーバの前記第１の入力に選択的に接続し、前記直列接続の抵抗−キャパシタ回路（Ｃ３，Ｒ７）を前記差動ライン・レシーバの前記第１の入力と前記第２の入力との間に選択的に接続するジヤンパ手段（Ｊ２，Ｊ４）を含むことを特徴とする請求の範囲８項記載のインタフェース回路。