JPS6350144A - Data transmission method - Google Patents
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- JPS6350144A JPS6350144A JP61193785A JP19378586A JPS6350144A JP S6350144 A JPS6350144 A JP S6350144A JP 61193785 A JP61193785 A JP 61193785A JP 19378586 A JP19378586 A JP 19378586A JP S6350144 A JPS6350144 A JP S6350144A
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、簡単かつ安価な構成で、シリアル伝送を実
現することかできるデータ伝送方法に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a data transmission method that can realize serial transmission with a simple and inexpensive configuration.
「従来の技術」
従来、テレビカメラの撮影動作を、手動により、または
予め定められたプログラムに従って自動的に遠隔操作で
きるようにしたテレビカメラ遠隔制御システムが知られ
ている。この場合、テレビカメラ本体には、ズーム値を
調整するためのズーム用モータ、焦点を調整するための
フォーカス用モータ、上下の撮影方向を調整ずろための
チルト用モータ、左右の撮影方向を調整するためのパン
用モータ、各種減速機溝およびリミットスイッヂ等から
なる駆動装置が組み込まれている。一方、このテレビカ
メラから離れた位置には、マイクロコンピュータによっ
て構成された制御装置と、操作ボックスが設けられてお
り、この制！Ｊ装置内で算出された各種制御データ（デ
ジタルデータ）は、テレビカメラ本体に組み込まれた駆
動装置まで伝送され、逆に駆動装置内の各種リミットス
イッチ等の信号は制御装置まで伝送されるようになって
いる。2. Description of the Related Art Conventionally, there has been known a television camera remote control system that allows the photographing operation of a television camera to be remotely controlled manually or automatically according to a predetermined program. In this case, the TV camera body has a zoom motor to adjust the zoom value, a focus motor to adjust the focus, a tilt motor to adjust the vertical shooting direction, and a tilt motor to adjust the left and right shooting directions. A drive device consisting of a pan motor, various reducer grooves, limit switches, etc. is incorporated. On the other hand, a control device made up of a microcomputer and an operation box are installed at a location away from the television camera. Various control data (digital data) calculated within the J device are transmitted to the drive device built into the TV camera body, and conversely, signals such as various limit switches in the drive device are transmitted to the control device. It has become.
［発明が解決しようとする問題点」
ところで、上述したテレビカメラの遠隔制御システムに
おいては、制御装置と駆動装置との間で各種制御データ
の授受を行なわなければならないが、この場合、配線費
用が少なくて済むシリアル（直列）データ伝送が一般的
に広く用いられている。[Problems to be Solved by the Invention] By the way, in the above-mentioned TV camera remote control system, various control data must be exchanged between the control device and the drive device, but in this case, wiring costs are high. Serial data transmission, which requires less data transmission, is generally widely used.
しかしながら、このシリアルデータ伝送を行なうために
は、制御装置と駆動装置の双方に、シリアル伝送専用の
ＬＳＩ、例えば、ＵＳＡＲＴ（ユニバーザル・ソンクロ
ナス／アンンクロナス・レシーバ・トランスミッタ）や
、その他クロツク発振回路、電源回路等を設けなけイｔ
ばならず、したがって、回路部品の費用がかさむという
問題点があった。However, in order to perform this serial data transmission, both the control device and the drive device require an LSI dedicated to serial transmission, such as a USART (universal sonchronous/unchronous receiver transmitter), other clock oscillation circuits, and power supply circuits. etc. should be provided.
Therefore, there is a problem in that the cost of circuit components increases.
この発明は上述した事情に鑑みてなされたちので、シリ
アル伝送専用の回路部品を必要とせず、簡単かつ安価な
構成で、シリアル伝送を実現することができるデータ伝
送方法を提供することを目的としている。The present invention was made in view of the above-mentioned circumstances, and the object thereof is to provide a data transmission method that can realize serial transmission with a simple and inexpensive configuration without requiring circuit components dedicated to serial transmission. .
［問題点を解決するための手段」
この発明は、従装置に受信用シフトレジスタと、送信用
シフトレジスタを設け、主装置がクロックパルスと共に
送信データを１ビットずつ送出する ・と、前記受信用
シフトレジスタが前記クロックパルスの到来に同期して
前記送信データを１ビットずつ取り込み、次いで、前記
主装置がＮビット分の送信データの送出を終えた時点で
ストローブ信号を送出すると、前記受信用シフトレジス
タが取り込んだＮビット分の送信データを前記従装置内
にパラレルに出力する一方、前記主装置がデータ転送指
令を送出すると、前記送信用シフトレジスタが取り込ん
でいる前記従装置内の複数ビット分のデータを、前記ク
ロックパルスの到来に同期して、１ビットずつ前記主装
置に送出することを特徴としている。[Means for Solving the Problems] This invention provides a slave device with a reception shift register and a transmission shift register, and the main device sends transmission data bit by bit together with a clock pulse. The shift register takes in the transmission data one bit at a time in synchronization with the arrival of the clock pulse, and then, when the main device sends out a strobe signal when it has finished sending N bits of transmission data, the reception shift register takes in the transmission data one bit at a time. The N bits of transmission data captured by the register are output in parallel to the slave device, while when the main device sends a data transfer command, the transmission shift register captures the N bits of transmission data in the slave device. is characterized in that the data is sent to the main device bit by bit in synchronization with the arrival of the clock pulse.
「作用」
主装置から１ビットずつ送出された送信データが、クロ
ックパルスの到来に同期して、従装置内の受信用シフト
レジスタに順次取り込まれる一方、従装置内の送信用シ
フトレジスタに取り込まれている複数ビット分のデータ
が、前記クロックパルスの到来に同期して、前記主装置
に１ビットずつ送出されるので、従装置内に、受信用シ
フトレジスタと送信用シフトレノスタを設けろのみで、
シリアル伝送が可能となる。"Operation" Transmission data sent out one bit at a time from the main device is sequentially taken into the reception shift register in the slave device in synchronization with the arrival of clock pulses, while it is taken into the transmission shift register in the slave device. Since a plurality of bits of data are sent to the main device one bit at a time in synchronization with the arrival of the clock pulse, it is only necessary to provide a reception shift register and a transmission shift register in the slave device.
Serial transmission becomes possible.
「実施例」
以下、図面を参照し、この発明の実施例について説明す
る。"Embodiments" Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例を、テレビカメラ遠隔制御
システムに適用した場合の構成を示すブロック図である
。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention applied to a television camera remote control system.
この図において、１はマイクロコンピュータによって構
成された制御装置（主装置）であり、２はテレビカメラ
本体に組み込まれた駆動装置（従装置）である。In this figure, 1 is a control device (main device) configured by a microcomputer, and 2 is a drive device (slave device) built into the television camera body.
なお、説明を簡略化するために、駆動装置２には、ズー
ム値を調整するためのズーム用モータ３と、焦点を調整
するためのフォーカス用モータ４のみが組み込まれてい
るものとし、上下の撮影方向を調整するためのチルト用
モータと、左右の撮影方向を調整するためのパン用モー
タについては省略する。To simplify the explanation, it is assumed that the drive device 2 includes only a zoom motor 3 for adjusting the zoom value and a focus motor 4 for adjusting the focus. A tilt motor for adjusting the photographing direction and a panning motor for adjusting the left and right photographing directions will be omitted.
制御装置ｌは、ＣＰＵ（中央処理装置）５七、このＣＰ
Ｕ５において用いられるプログラムが記憶されたＲＯＭ
（リードオンリメモリ）６と、データー時保持用のＲＡ
Ｍ（ランダムアクセスメモリ）７と、外部とのデータの
授受を行なうＰＩＯ（パラレル・インプット／アウトプ
ット・インターフェイス・コントローラ）８とから構成
されている。The control device l is a CPU (central processing unit) 57, this CP
ROM that stores programs used in U5
(read only memory) 6 and RA for data retention
It is composed of a random access memory (M) 7 and a PIO (parallel input/output interface controller) 8 that exchanges data with the outside.
なお、この制御装置１は、１台のテレビカメラについて
１台づつ設けられており、複数台の制御装置１を統括制
御する中央制御装置（図示路）から、各テレビカメラの
ズーム値および焦点を調整するための制御データが供給
され、まｆ二は、操作ボックス（図示路）から手動操作
により入力された制御データが供給されるものとする。One control device 1 is provided for each television camera, and the zoom value and focus of each television camera are controlled from a central control device (shown in the figure) that centrally controls the plurality of control devices 1. It is assumed that control data for adjustment is supplied, and control data input manually from an operation box (path shown in the figure) is supplied to maf2.
制御装置ｌのＣＰＵ５は、駆動装置２に対し、ＰｔＯ２
を介して送信データＴ Ｘ Ｄ ％ クロックツくルス
ＣＬＫ、ストローブ信号ＳＴＢ、データ転送指令ＬＯＡ
Ｄを送出し、また、駆動装置２から送出された受信デー
タＲｘＤをＰｔＯ２を介して受は取るようになっている
。The CPU 5 of the control device 1 supplies PtO2 to the drive device 2.
Send data via TXD% clock pulse CLK, strobe signal STB, data transfer command LOA
D is sent out, and reception data RxD sent out from the drive device 2 is received via PtO2.
この場合、ＣＰＵ５は、■Ｐ１０８の人出力ポートの第
１ビット目から、送信データＴｘＤを１ビットづつ送出
すると共に、入出力ボートの第２ビット目から、送信デ
ータＴｘＤのデータ更新に同期させてクロックパルスＣ
ＬＫを送出し、次いで、２４ビット分の送信データＴｘ
Ｄと２４１くルス分のクロックパルスＣＬＫの送出を終
えた時点で、ＰｔＯ２の入出力ボートの第３ビット目か
らストローブ信号ＳＴＢを送出する動作と、■ＰＩ０８
の入出力ボートの第４ビット目から、データ転送指令Ｌ
ＯＡＤを送出し、制御装置２から送出された受信データ
ＲｘＤを、人出力ボートの第５ビット目で受ける動作を
並行して行うようになっている。In this case, the CPU 5 sends the transmission data TxD one bit at a time from the first bit of the human output port of P108, and synchronizes it with the data update of the transmission data TxD from the second bit of the input/output port. clock pulse C
Sends LK, then sends 24 bits of transmission data Tx
When the clock pulse CLK for D and 241 cycles has been sent, the strobe signal STB is sent from the third bit of the input/output port of PtO2, and ■PI08
From the 4th bit of the input/output port, the data transfer command L
The operations of transmitting the OAD and receiving the received data RxD transmitted from the control device 2 at the fifth bit of the human output port are performed in parallel.
次に、駆動装置２において、１０は制御装置Ｉから送出
された送信データＴＸＤ、クロックパルスＣＬＫ、スト
ローブ信号ＳＴＢおよびデータ転送指令ＬＯＡＤを受は
取る一方、受信データＲＸＤを送出する送受信回路であ
り、第２図に示すように構成されている。Next, in the drive device 2, 10 is a transmission/reception circuit that receives and receives transmission data TXD, clock pulse CLK, strobe signal STB, and data transfer command LOAD sent from the control device I, and transmits reception data RXD. It is constructed as shown in FIG.
第２図において、ＩＩ、１２．１３は受信用シフトレジ
スタであり、８ステージのシリアルイン／パラレルアウ
トのシフトレジスタによって各々構成されている。また
、１４は送信用シフトレジスタであり、８ステージのパ
ラレルまたはシリアルイン／シリアルアウトのシフトレ
ジスタによって構成されている。In FIG. 2, reference numerals II, 12, and 13 are reception shift registers, each of which is composed of eight stages of serial-in/parallel-out shift registers. Further, 14 is a transmission shift register, which is constituted by an 8-stage parallel or serial-in/serial-out shift register.
前記シフトレジスタＩＩのシリアル入力端子ＳＩＮには
、送信データＴｘＤが供給され、シフトレジスタ１１の
シリアル出力端子ＱＳはシフトレジスタ１２のシリアル
入力端子ＳＩＮに接続され、シフトレジスタＩ２のシリ
アル出力端子ＱＳはシフトレジスタ１３のシリアル入力
端子ＳＩＮに接続され、シフトレジスタ１３のシリアル
出力端子ＱＳはシフトレジスタ１４のシリアル入力端子
ＳＩＮに接続されている。また、シフトレジスタ１１．
１２，１３．１４の各クロック入力端子ＧＫには、クロ
ックパルスＣＬＫが供給され、シフトレジスタＩＩ、１
２．１３の各ストローブ信号入力端子ＳＴにはストロー
ブ信号ＳＴＢが供給され、シフトレジスタ１４の非同期
パラレルイン／同期シリアルイン切換端子Ｐ／Ｓには、
インバータ２０を介してデータ転送指令ＬＯＡＤが供給
される。Transmission data TxD is supplied to the serial input terminal SIN of the shift register II, the serial output terminal QS of the shift register 11 is connected to the serial input terminal SIN of the shift register 12, and the serial output terminal QS of the shift register I2 is connected to the serial input terminal SIN of the shift register I2. It is connected to the serial input terminal SIN of the register 13, and the serial output terminal QS of the shift register 13 is connected to the serial input terminal SIN of the shift register 14. In addition, shift register 11.
A clock pulse CLK is supplied to each clock input terminal GK of 12, 13, and 14, and the shift registers II, 1
A strobe signal STB is supplied to each strobe signal input terminal ST of 2.13, and an asynchronous parallel-in/synchronous serial-in switching terminal P/S of the shift register 14 is supplied with a strobe signal STB.
A data transfer command LOAD is supplied via the inverter 20.
さらに、シフトレジスタＩＩ、１２．１３の各アウトプ
ットイネーブル端子ＯＥには常時電源電圧Ｖｃｃが供給
されている。Furthermore, the power supply voltage Vcc is constantly supplied to each output enable terminal OE of the shift registers II and 12.13.
一方、シフトレジスタ１１のパラレル出力端子Ｑｌ−Ｑ
８からはデータビットＤＢ３１−ＤＢ２４が各々出力さ
れ、シフトレジスタ１２のパラレル出力端子Ｑｌ−Ｑ８
からはデータビットＤＢ２３〜ＤＢ１６か各々出力され
、シフトレジスタＩ３のパラレル出力端子Ｑ１〜Ｑ８か
らはデータビットＤＢ１５〜ＤＢＳが各々出力され、ま
た、シフトレジスタ１４のパラレル入力端子Ｐ■１−Ｐ
Ｉ８には、データヒツトＤＢ７〜ＤＢＯが各々入力され
る。On the other hand, the parallel output terminal Ql-Q of the shift register 11
Data bits DB31-DB24 are output from 8, respectively, and the parallel output terminals Ql-Q8 of the shift register 12
data bits DB23 to DB16 are output from the shift register I3, data bits DB15 to DBS are output from the parallel output terminals Q1 to Q8 of the shift register I3, and data bits DB15 to DBS are output from the parallel input terminals P■1-P of the shift register 14, respectively.
Data hits DB7 to DBO are each input to I8.
再び、第１図において、送受信回路１０がら出力された
データビットＤＢ３１〜ＤＢ２０は１２ビットのＤ／Ａ
コンバータＩ５に供給され、アナログ信号に変換された
後、ズーム用モータ３を駆動するモータドライバ１６に
供給される。また、データビットＤＢ１９〜ＤＢＳは１
２ビットのＤ／Ａコンバータ１７に供給され、アナログ
信号に変換された後、フォーカス用モータ４を駆動する
モータドライバ１８に供給されろ。一方、駆動装置２内
のリミットスイッチ群１９の各オン／′オフ信号は、デ
ータビットＤＢ７〜ＤＢＯとして送受信回路ＩＯに供給
される。Again, in FIG. 1, the data bits DB31 to DB20 output from the transmitter/receiver circuit 10 are 12-bit D/A
The signal is supplied to the converter I5, converted into an analog signal, and then supplied to the motor driver 16 that drives the zoom motor 3. Also, data bits DB19 to DBS are 1
The signal is supplied to a 2-bit D/A converter 17, converted into an analog signal, and then supplied to a motor driver 18 that drives the focusing motor 4. On the other hand, each on/off signal of the limit switch group 19 in the drive device 2 is supplied to the transmitting/receiving circuit IO as data bits DB7 to DBO.
次に、上述した一実施例の動作について、第３図に示す
タイミングチャートを参照して説明する。Next, the operation of the above-mentioned embodiment will be explained with reference to the timing chart shown in FIG.
なお、以下においては、この一実施例の要部であるデー
タ伝送の動作に関してのみ説明し、その他の動作は省略
する。In the following, only the data transmission operation, which is the main part of this embodiment, will be explained, and other operations will be omitted.
まず、制御装置ＩのＣＰＵ５がＰｒ０８を介してクロッ
クパルスＣＬＫを送出し、このクロックパルスＣＬＫに
同期させて送信データＴＸＤをＩビットづつ送出すると
、この送信データＴＸＤがシフトレジスタＩｔのシリア
ル入力端子ＳＩＮに類火供給され、クロックパルスＣＬ
Ｋが到来する毎に順次シフトレジスタ１１，１２．１３
に取り込まれる。First, the CPU 5 of the control device I sends out a clock pulse CLK via Pr08, and sends out the transmission data TXD in I bits at a time in synchronization with this clock pulse CLK. This transmission data TXD is transferred to the serial input terminal SIN of the shift register It. clock pulse CL
Each time K arrives, the shift registers 11, 12, 13
be taken in.
次いで、ＣＰＵ５が２４ビット分の送信データＴＸＤと
２４パルス分のクロックパルスＣＩ、にの送出を終えた
時点で、Ｐｒ０８を介して“Ｉ−１”レベルのストロー
ブ信号ＳＴＢを送出する。すると、各シフトレジスタＩ
Ｉ、１２．１３のストローブ信号入力端子ＳＴが、“Ｈ
”レベルとされ、これにより、各シフトレジスタ＋ １
．１２．１３のパラレル出力端子Ｑｌ−Ｑ８から、デー
タビットＤＢ３１〜ＤＢＳが各々出力される。この場合
、送信データＴｘＤ の先頭のデータがデータビットＤ
Ｂ８として出力され、２４番目の最後のデータがデータ
ビットＤＢ３１として出力される。Next, when the CPU 5 finishes sending out 24 bits of transmission data TXD and 24 pulses of clock pulses CI, it sends out a strobe signal STB at the "I-1" level via Pr08. Then, each shift register I
The strobe signal input terminal ST of I, 12.13 is “H”.
” level, which allows each shift register +1
．． Data bits DB31 to DBS are output from parallel output terminals Ql-Q8 of 12.13, respectively. In this case, the first data of the transmission data TxD is the data bit D.
The 24th and final data is output as data bit DB31.
一方、ＣＰＵ５からＰｒ０８を介して“■（”レベルの
データ転送指令ＬＯＡＤが送出されろ以前に状態におい
ては、インバータ２０の出力端は“Ｉ（”レベルとなっ
ており、これにより、ンフトレジスタト１の非同期パラ
レルイン／同期シリアルイン切換端子Ｐ／Ｓが“１−ル
ベルとされ、この結果、シフトレジスタ１１１は非同期
パラレルインの状態となっており、パラレル入力端子ｐ
Ｈ〜ＰＩ８に供給される８ビット分のデータを随時取り
込んでいる。On the other hand, in the state before the data transfer command LOAD of "■(" level is sent from the CPU 5 via Pr08, the output terminal of the inverter 20 is at the "I(" level). The asynchronous parallel-in/synchronous serial-in switching terminal P/S of 1 is set to "1-level", and as a result, the shift register 111 is in the asynchronous parallel-in state, and the parallel input terminal p
It takes in 8 bits of data supplied to H to PI8 at any time.
次いで、ＣＰＵ５がＰｒ０８を介して“Ｈ”レベルのデ
ータ転送指令ＬＯＡＤを送出すると、このデータ転送指
令ＬＯＡＤがインバータ２０で反転され、ソフトレジス
タ１４の非同期パラレルイン／同期シリアルイン切換端
子Ｐ／Ｓが“Ｌ”レベルとされる。この時点以降、シフ
トレジスタＩ ｌｌはシリアルアウトの状態となり、ク
ロックパルスＣＬＫが到来する毎に、シフトレジスタト
１に取り込まれれでいる８ビット分のデータが、シリア
ル出力端子Ｑ８から１ビットずつ出力され、制御装置１
に受信データＲＸＤとして送出される。Next, when the CPU 5 sends the "H" level data transfer command LOAD via Pr08, this data transfer command LOAD is inverted by the inverter 20, and the asynchronous parallel-in/synchronous serial-in switching terminal P/S of the soft register 14 is It is set to "L" level. From this point on, the shift register Ill is in the serial out state, and each time the clock pulse CLK arrives, the 8 bits of data that have been taken into the shift register Ill are output bit by bit from the serial output terminal Q8. , control device 1
The received data RXD is then sent out.
ここで、第３図においては、ＣＰ（Ｊ５が送信データＴ
ＸＤを送出する動作と、受信データＲｘＤを受信する動
作を順次示しているが、実際には、これらの送受信動作
は並行して行なわれる。Here, in FIG. 3, CP (J5 is the transmission data T
Although the operation of transmitting XD and the operation of receiving received data RxD are shown sequentially, in reality, these transmission and reception operations are performed in parallel.
このように、上述した一実施例においては、駆動装置２
内に、受信用シフトレジスタｌｌ、１２゜１３と送信用
シフトレジスタ１４を設けるだけでノリアル伝送を行な
うことができる。In this way, in the embodiment described above, the drive device 2
Norial transmission can be carried out simply by providing shift registers 11, 12, 13 for reception and shift register 14 for transmission.
「発明の効果」
以上説明したように、この発明によれば、従装置に受信
用シフトレジスタと、送信用シフトレジスタを設け、主
装置がクロックパルスと共に送信データを１ビットずつ
送出すると、前記受信用シフトレジスタが前記クロック
パルスの到来に同期して前記送信データを１ビットずつ
取り込み、次いて、前記主装置がＮビット分の送信デー
タの送出を終えた時点でストローブ信号を送出すると、
前記受信用シフトレジスタが取り込んだＮビット分の送
信データを前記従装置内にパラレルに出力する一方、前
記主装置がデータ転送指令を送出すると、前記送信用シ
フトレジスタが取り込んでいろ前記従装置内の複数ビッ
ト分のデータを、前記クロックパルスの到来に同期して
、１ビットずつ前記主装置に送出するようにしたので、
シリアル伝送専用の回路部品を必要と仕ず、簡単かつ安
価な構成で、シリアル伝送を実現することができるとい
う効果が得られ、加えて、伝送速度は主装置側の動作時
間、例えば主装置がマイクロコンピュータによって構成
されている場合においては、そのプログラムの実行処理
時間に応じて任念に調整することができ、これにより、
伝送速度を在来の各種データ伝送規格のように一定とす
る必要がない。"Effects of the Invention" As explained above, according to the present invention, the slave device is provided with a reception shift register and a transmission shift register, and when the main device sends out transmission data bit by bit together with a clock pulse, the reception The shift register takes in the transmission data one bit at a time in synchronization with the arrival of the clock pulse, and then sends out a strobe signal when the main device finishes sending N bits of transmission data,
The transmission data of N bits taken in by the reception shift register is outputted in parallel into the slave device, while when the main device sends a data transfer command, the transmission data taken in by the transmission shift register is outputted into the slave device. Since the data for a plurality of bits of is sent to the main device bit by bit in synchronization with the arrival of the clock pulse,
The effect is that serial transmission can be realized with a simple and inexpensive configuration without the need for circuit parts dedicated to serial transmission.In addition, the transmission speed is determined by the operating time of the main device, for example, when the main device is If it is configured with a microcomputer, it can be arbitrarily adjusted according to the execution processing time of the program, and as a result,
There is no need to keep the transmission speed constant as in various conventional data transmission standards.
第１図はこの発明の一実施例をテレビカメラ遠隔制御ン
ステムに適用した場合の構成を示すブロック図、第２図
は同実施例の要部の構成を示す回路図、第３図は同実施
例の動作を説明するためのタイミングヂャートである。
１・・・・・・制御装置（主装置）、
２・・・・・・駆動装置（従装置）、
１１．１２．１３・・・・・・受信用シフトレジスタ、
１４・・・・・・送信用シフトレジスタ。
出願人 株式会社山口 シネマ
第２図Fig. 1 is a block diagram showing the configuration when an embodiment of the present invention is applied to a television camera remote control system, Fig. 2 is a circuit diagram showing the configuration of the main part of the embodiment, and Fig. 3 is the same implementation. This is a timing chart for explaining the operation of the example. 1... Control device (main device), 2... Drive device (slave device), 11.12.13... Reception shift register,
14...Transmission shift register. Applicant Yamaguchi Co., Ltd. Cinema Diagram 2
Claims (1)
送方法において、前記従装置に受信用シフトレジスタと
、送信用シフトレジスタを設け、前記主装置がクロック
パルスと共に送信データを１ビットずつ送出すると、前
記受信用シフトレジスタが前記クロックパルスの到来に
同期して前記送信データを１ビットずつ取り込み、次い
で、前記主装置がＮビット分の送信データの送出を終え
た時点でストローブ信号を送出すると、前記受信用シフ
トレジスタが取り込んだＮビット分の送信データを前記
従装置内にパラレルに出力する一方、前記主装置がデー
タ転送指令を送出すると、前記送信用シフトレジスタが
取り込んでいる前記従装置内の複数ビット分のデータを
、前記クロックパルスの到来に同期して、１ビットずつ
前記主装置に送出すること特徴とするデータ伝送方法。In a data transmission method in which data is exchanged between a main device and a slave device, the slave device is provided with a reception shift register and a transmission shift register, and the main device sends out transmission data bit by bit along with a clock pulse. Then, the reception shift register takes in the transmission data bit by bit in synchronization with the arrival of the clock pulse, and then sends out a strobe signal when the main device finishes transmitting N bits of transmission data. , while outputting the N bits of transmission data taken in by the reception shift register to the slave device in parallel, when the main device sends out a data transfer command, the transmission data taken in by the transmission shift register is output to the slave device. 1. A data transmission method, characterized in that a plurality of bits of data are sent to the main device bit by bit in synchronization with the arrival of the clock pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193785A JPS6350144A (en) | 1986-08-19 | 1986-08-19 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193785A JPS6350144A (en) | 1986-08-19 | 1986-08-19 | Data transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350144A true JPS6350144A (en) | 1988-03-03 |
| JPH0473903B2 JPH0473903B2 (en) | 1992-11-24 |
Family
ID=16313756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193785A Granted JPS6350144A (en) | 1986-08-19 | 1986-08-19 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6350144A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310058A2 (en) * | 1987-09-30 | 1989-04-05 | Nec Corporation | Time and wavelength division switching system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355920A (en) * | 1976-10-29 | 1978-05-20 | Nec Corp | Answer signal generator |
| JPS5843646A (en) * | 1981-09-10 | 1983-03-14 | Fujitsu Ltd | Information transfer system |
| JPS60194853A (en) * | 1984-02-22 | 1985-10-03 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | Data transmitter |
-
1986
- 1986-08-19 JP JP61193785A patent/JPS6350144A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355920A (en) * | 1976-10-29 | 1978-05-20 | Nec Corp | Answer signal generator |
| JPS5843646A (en) * | 1981-09-10 | 1983-03-14 | Fujitsu Ltd | Information transfer system |
| JPS60194853A (en) * | 1984-02-22 | 1985-10-03 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | Data transmitter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310058A2 (en) * | 1987-09-30 | 1989-04-05 | Nec Corporation | Time and wavelength division switching system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473903B2 (en) | 1992-11-24 |
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