JPS63500762A

JPS63500762A - Ｌａｎ用デ−タ処理システム

Info

Publication number: JPS63500762A
Application number: JP61504609A
Authority: JP
Inventors: ジラード，ドナルド　ジェイ; ハインズ，フランク
Original assignee: エヌ・シ−・ア−ル・コ−ポレ−シヨン
Priority date: 1985-09-03
Filing date: 1986-08-15
Publication date: 1988-03-17
Also published as: WO1987001544A1; CA1254664A; DE3675198D1; EP0235253B1; US4730250A; EP0235253A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ＬＡＮ用データ処理システムこの発明はホスト処理装置と、複数の遠隔処理装置と、前記ホスト処理装置に接続された通信チャンネルと、前記通信チャンネルに接続され選ばｎた遠隔処理装置から前記ホスト処理装置にデータを送信するトランシーバ手段とを含むデータ処理システムに関する。

／や−ソナル・コンピュータ及びデータ・ターミナルのような低価格のデータ処理装置の出現により、多数の処理装置を制御して局部的業務範囲内で使用しうる局部通信網が開発されてきた。その通信網□の共通通信チャンネルに処理装置を取付ける際には、各装置用に別個のタッグ・ボックスが使用さ扛てきた。通信網に他の処理装置を加える場合、そ扛ら装置のあるものはそのチャンネルの接続場所に雑音があるため、その通信チャンネルを通してデータを送受信することが不可能であるということが判明した。

発明の開示この発明の目的は雑音から生ずる問題をすべて除去したデータ処理システムを提供することである。

故に、この発明によ扛ば、前記トランシーバ手段に接続され、前記ホスト処理装置に送信するために前記選ばれた遠隔（リモート）処理装置の１つから前記トランシーバ手段にデータを供給し、前記ホスト処理装置に対してデータを送信するため前記リモート処理装置の１つを可能化する第１の制御信号を供給する優先解決手段と、前記優先解決手段に接続さ扛た複数の通信ラインと、前記各リモート処理装置に含まれ、前記ホスト処理装置に送信するデータを供給する通信制御手段と、各前記リモート処理装置に接続され、複数の前記通信ラインに対しそｆ′ ＬＫ関連する通信制御手段を選択的に接続し、前記通信制御手段を可能化して前記第１の制御信号を受信し、その受信に応答して前記優先解決手段にデータを送信するようにしたスイッチ手段とを含むデータ処理システムを提供する。

更に、この発明によるデータ処理システムの利点は、タップ・ボックスの数の減少によシ、システムのコストを低下しうることである。

図面の簡単な説明次に、下記の添付図面を参照してその例により、この発明の一実施例を説明する。

第１図は、この発明を使用したデータ処理システムのブロック図である。

第２図は、通信チャンネルに沿りて検出さｎたノイズ・レベルを例示したグラフである。

第３図は、この発明を使用したデータ・ターミナルに見られ不処理装置のブロック図である。

第４図は、優先解決装置に対する処理装置の接続を制御するスイッチの回路図である。

第５図は、各処理装置と共同するスイッチ構造の回路図である。

第６図は、第１の出力制御チャンネルと共同する制御信号を示すプログラマブル・ロジック・７Ｌ／イ・ユニットの一部の回路図である。

第７図は、第２の出力制御チャンネルと共同する制御信号を示すプログラマブル・ロジック・アレイ・ユニットの一部の回路図である。

第８図は、ロジック・ユニ７）から発生した出力信号を示すプログラマブル・ロジック・アレイ・ユニットの一部の回路図である。

第９図は、プログラマブル・ロジック・ユニットノ平面図である。

第１図は、プロセッサ・チップ２６と、プロセッサ・チップ２６とホスト・プロセッサ２ｏとの間における公知の方法によるデータの転送を制御する通信制御チツ７’２８とを含むことができるデータ・ターミナルのような複数の処理装置２４に対し、通信チャンネル２２を介してホスト・プロセッサ２０を接続しうるようなデータ処理システムのブロック図である。制御又はコントローラ・チップ２８は通信ライン３０及びタッグ・ボックス３２によって通信チャンネル２２に接続される。通信チャンネルに接続される処理装置２４の数が増加するに従い、インピーダンス・マツチングが困難になってきた。第２図は、処理装置が通信チャンネルの場所によって許容しうる雑音範囲を開示したグラフである。第２図のＸ軸に沿って示したタップ・ボックスの番号４２．４１等は特定の実験システムに関するものであり、そのような番号でこのシステムに与えられた順序は重要ではない。第２図のＸ軸の下の数はそれに関連するタップ・ボックスの位置間の距離を表わす。そのグラフは、１個のタップ・ボックスによってチャンネルに接続される処理装置２４の数が増加すると、処理装置によって許容さｎる雑音マーノンがその通信チャンネルに沿ったある位置で減少し、そのチャンネルを使用する処理装置の通信を訪客する。曲線３４は１個の処理装置がタッグ・ボックス３２を通して通信チャンネル２２に接続さｎた場合の通信チャンネルに沿って存在する雑音マージシを表わす。曲線３５は別のタップ・ボックスを使用した２つの処理要素を表わし、曲線３７は別々のタップ・ボックスを使用した３つの処理装置を表わす。以下、詳細に説明するように、この問題は処理装置の各々がスイッチング部材によって選ばれた通信ラインを通して通信コントローラに接続されるようにした４個まで又はそｎ以上の処理装置を制御する１個のタップ・ボックスを通して通信チャンネルに接続された１個の通信コントローラを使用することによって克服することができる。

第３図は、データ・ターミナル装置２４（第１図）に見ることができる印刷回路ボードのような複数の処理装置のブロック図を示す。そこには、通信チャンネル２２に接続するために、ライン４ｏを介してタッグ・ボックス３２に接続されたトランシーバ回路３８を含むＬＡＮ印刷回路が−ド３６が含まｎる。更に、ボード３６には、ターミナル装置のキーボード（図に示していない）からのデータが公知の方法でホスト・プロセッサ２０に送信されるべきときはいつでも、ライン４４ａを介して送信要求（ＲＴＳ　）信号を発生するＬＡＮコントローラ回路４２が含まｎる。更に、ボード３６には、以下に詳細に説明するようなプログラマブル・ロジック・アレイ（ＰＡＬ　）回路４６を含み、それはトランシーバ回路３８と共同する２又はそれ以上の処理チップが同時にホスト・プロセッサ３ｏにデータを送ろうとした場合の競合を解決する。ＰＡＬはカリフォルニア州すンタクララのＭｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ　Ｉｎｃ、の登録商標である。更に、ボード３６にはロジック回路４８が含まれ、そこＫは公知の方法で受信したデータ（ＲＤ）をデコードするマンチェスタ・デコード回路（図に示していない）が含まれる。

ボード３６の他に、第３図にはトランシーバ回路３８と共同する２つの印刷回路ボードがある。第２の印刷回路ボード５０はデータ・ターミナル装置に接続さｎたプリンタ（図に示していない）とインタフェースされ、第３のボード５２はモデム装置（図に示していない）に接続される。ボード５０はＬＡＮ回路４２のそれに類似するＬＡＮコントローラ回路５６を含み、ボード５２は類似するＬＡＮ回路５８を含む。各ＬＡＮ回路４２゜５６．５８はホスト・プロセッサに送信するべきデータを持つときはいつでも、夫々ライン４４　ｍ　＋　４４　ｂ　＊４４ｃを介してＲＴＳ信号を出力する。ＬＡＮ回路４６は、以下詳細に説明するように、２っ又はそｎ以上のＬＭ回路が同時にＲＴＳ信号を発生させた場合の競合を解決する。ＲＴＳ信号の受信に応答して、ＰＡＬ回路４６はライン６０を介し、トランシーバ回路３８に対して信号ＲＴＳを発生させる。

トランシーバ回路３８が通信チャンネル２２を介してホスト・プロセッサ２０（第１図）にデータを送信することができるときには、ライン６２を介してＰＡＬ回路４６に送信クリヤ（ＣＴＳ　）信号を発生し、次いでライフ　６４　ａ　＋　６４　ｂ　、又は６４ｃの１つを介して、ホスト・プロセッサ２０に−ｆ−夕を送るべく許可された特定のＬＡＮ回路にＣＴＳ信号を送信する。ＬＡＮコントローラ４２，５６．５８の１つによって符号化されたマンチェスタの送信データ（ＴＤ）はライン６６ａ。

６６ｂ又は６６ｃの１つを介して出力され、選は扛たＬＡＮ回路からＰＡＬ回路４６及びライン６８を介してデコード回路４８に送信さ扛る。マンチェスタ・デコード回路４８は符号化データをデコードする。デコードされたデータ（ＤＣＤ　）　（第３図）はライン７４を介してＬＡＮコントローラ４２，５６．５８に送信され、又そこからライン４０、タップ・？ツクス３２及びバス２２を通してホスト・プロセッサに符号化データを出力するトランシーバ３８に送信さｎる。

ＰＡＬ回路４６は、各チャンネル（その１つを第３図に示す）が４つのＬＡＮ回路まで支持することができる２つの通信チャンネルを処理することができる。

トランシーバ回路３８がＰＡ、Ｌ回路４６からＬＡＮ回路４２．５６又は５８０１つに送信するために、ホスト・プロセッサ２０から受信したとき、受信データ（ＲＤ）は、受信したマンチェスタ符号化データがデコードさ扛た場合、ライン７０を介して回路４８に送信される。

そこで、デコードさｎたデータ（ＤＣＤ　）はライン７２を介してＬＡＮ回路４２に送信さｎ、指定さｎた回路が受信するようライン７４を介してＬＡＮ回路５６．５８に送信さｎる。デコーダ回路４８はライン７５を介してＬＡＮ回路４２，５６．５８に受信データ・クロック（ＲＸＣ）を出力して、その回路に送信さｎるデータを同期する。バス２２を介してデータを出力する際、バス２２の他の処理装置もそのバスを介してデータを送信しようとしているということをトランシーバ回路３８が検出すると、そのトランシーバ回路３８はライン７６を介して信号Ｃ０ＬＬ　（衝突）を出力して、同時にデータを送信しようとすることを停止するよう選ばれたＬＡＮ回路に通知する。

トランシーバ回路３８がパン２２を介してきたデータを検出すると、ＬＡＮ回路４２，５６．５８の各々に対し、ライン７８を介して信号キャリヤ・センス信号（ＣＲ３）を発生し、公知の方法でメツセージ受信のためにレディとなるよう回路に通知する。トランシーバ回路３８は、又ライン７９を介し、回路からのデータの送信の同期に使用するために各ＬＡＮ回路に対して送信クロック信号（ＸＴＣ）を出力する。

次に、第４図及び第５図は、各ＬＡＮ回路５６．５８（第３図）に見られるスイッチ部材を示す。データ・ターミナル装置２４（第１図）はＬＡＮコントローラの追加を必要とするような重さ計りなどの他の処理システムを加える場合、客先で改造又は拡張することができるので、ＰＡＬ回路４６は３つのＬＡＮコントローラ回路までに適応できるようにしなけｎばならない。ＦＡＩ、回路４６は、回路４６とトランシーバ回路３８との間で信号ＲＴＳ　、　ＣＴＳを送信する１対の通信ラインを有するのみであるから、回路４６に接続さｎた接続ライン４４ａ　ｌ　４４ｂ　ｌ　４４（！　１６４８１６４ｂ及び６４ｃの各々は別のＬＡＮ回路に接続さｎなけｎばならない。

そのような場合を保証するために、ＬＡＮ回路５６゜５８の各々はＬＡＮ回路の各々内に見られるＣＴＳライン８４とＲＴＳライン８２（第５図）とを出力ライン８６ａ〜８６ｆの１つに接続する複数のスイッチ８０ａ。

８０ｂ、８Ｑｃを含む。故に、ＬＡＮ回路５６．５８が設置さ扛た場合、そのスイッチは手動で作動し、各ＬＡＮ回路はスイッチ８０ａ〜８０ｃの１つを通して別のＲＴＳ及びＣＴＳラインに接続さｎる。ライン８２（第５図）に出力されているアクティブ・ローの送信要求信号ＲＴ　Ｓ’は７４Ｆ２４４バッファ回路８８及びライン９０を介してスイッチ８０ａ〜８０ｃに送信さｎる。アクティブ・ローの送信クリヤ信号ＣＴＳ’はスイッチ８０ａ〜８０ｃからライン８４を介して送信さｎる。ライン６６ａ〜６６ｃに現わｎた送信データ信号ＬＴＤはデータ信号ＴＤとして回路８８で緩衝され、ライン６６ａに出力さｎる。

第６図、第７図、第８図はＰＡＬ回路４６（第３図）のロジック回路の一部を表わす。そこには、カリフォルニア州のサンタクララのＭｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ　Ｉｎｃ。

から購入しうる１対の１６Ｒ６７’ｔｆグラマプル・アレイ・ロジック回路９２（第６図）及び９４（第７図）が含まれる。ＰＡＬ回路４６（第３図）はチャンネルＡ（第３図）及びチャンネルＢの２つのチャンネルに供給することができる。優先解決回路９２は第３図に示すＬＡＮ回路からチャンネルＡ送信要求信号ＡＲｒｓｆ　。

ＡＲＴＳ２’　、　ＡＲＴＳ３’及びＡＲＴＳ４’を受信し、回路９４は第３図のそｎに類似のＬＡＮ回路（図に示していない）の第２のセットからチャンネルＢ送信要求信号ｎＲＴｓｆｆｉ　。

ＢＲＴＳ２’　、　ＢＲＴＳ３’及びＢＲＴＳ４’を受信する。回路９２．９４はチャンネルＡ（第６図）の信号を示す下記のブーリン方程式に従って構成さｎる。

ＡＬＲ３Ｉ　＝／ＡＲＴＳ４　Ｘ　ＡＲＴＳＩＡＩＪＳ２　＝　ＡＲＴＳ２　Ｘ　／ＡＲＴＳＩＡＬＲ３３＝　ＡＲＴＳ３　Ｘ　／ＡＲＴＳ２　Ｘ　／ＡＲＴＳＩ＋　ＡＲＴＳ４　Ｘ　ＡＲＴＳ３　Ｘ　ＡＲＴＳＩＡＬＲ３４＝　ＡＲＴＳ４　Ｘ　／ＡＲＴＳ３　Ｘ　／ＡＲＴＳ２＋　ＡＲＴＳ４　Ｘ　／ＡＲＴＳ３　Ｘ　ＡＲＴＳＩ競合回路９２．９４は出力ライン９６ａ〜９６ｄ（第６図）及び９８　ａ　〜９８　ｄ　（第７図）の１つを介してアクティブ・ローの信号を発生して、１２Ｌ１０プログラマブル・アレイ回路１００（第８図）に送信するために送信要求信号の１つを選択する。回路１００はカリフォルニア州すンタクララのＭｏｎｏｌｉｔｈｉｃ　ＭｅｍｏｒｔｅｓＩｎｃ、から購入することができ、ライン１０２を介してクロック発生器（図に示していない）から８　ＭＨｚクロック信号を受信し、ライン６４ａ〜６４ｄを介して選ばｎたＬＡＮ回路に対して送信クリヤ信号ＡＣＴＳｒ〜ＡＣＴＳ４′の１つを出力してそｆ′Ｌを可能化し、ライン６６ａ〜６６ｃの１つを介してデータ送信を開始する。同様に、回路１００は第２の通信チャンネルのライン１０４ａ〜１０４ｄを介してそのチャンネルの選ばｎたＬＡＮ回路に対し、送信クリヤＢＣＴＳＩ’〜ＢＣＴＳ４’の１つを出力する。回路１００は下記のブーリン方程式に従って構成さ扛る。先頭文字ＡはチャンネルＡの信号を示し、先頭文字ＢはチャンネルＢの信号を示す。

ＡＣＴＳＩ　＝　ＡＬＲ３Ｉ　Ｘ　ＣＡＣＴＳＡＣＴＳ２　＝　ＡｌＢ３２　Ｘ　ＣＡＣＴＳＡＣＴＳ３　＝　ＡｌＢ１２　Ｘ　ＣＡＣＴＳＡＣＴＳ４　＝　ＡｌＢ３４　Ｘ　ＣＡＣＴＳＢＣＴＳＩ　＝　ＢＬＲ８ＩＸ　ＣＢＣＴＳＢＣＴＳ２　＝　ＢＬＲ３２Ｘ　ＣＢＣＴＳＢＣＴＳ３　＝　ＢＬＲ３３Ｘ　ＣＢＣＴＳＢＣＴＳ４　＝　ＢＬＲ３４Ｘ　ＣＢＣＴＳＡＣＬＫ　＝　ＯＣ３Ｘ　／ＣＡＣＴＳＢＣＬＫ　＝　ＯＣ３Ｘ　／ＣＢＣＴＳ第９図には、回路９２（第６図）に適したチップの平面図を示す。

ＦＩＧ、１ＦＩＧ、　５＋５Ｖ国際調査報告ＡＮＮＥＸ　Ｔｏ　ＴＢ！Ｅ　工ＨＴＥＲ１４ＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　０ＮＦｏｒ　ｍｏｒｅ　ｄｅｔａｉｌｓ　ａｂｏｕｔ　、＝Ｍｑ　ａｎｎｅｘ　！

Claims

【特許請求の範囲】

１．ホスト処理装置（２０）と、複数のリモート処理装置（２４）と、前記ホスト処理装置（２０）に接続された通信チャンネル（２２）と、前記通信チャンネルに接続され選ばれたリモート処理装置（２４）から前記ホスト処理装置（２０）にデータを送信する送信手段（３８）とを含むデータ処理システムであって、前記送信手段（３８）に接続され前記ホスト処理装置（２０）に送信するために前記リモート処理装置（２４）の選ばれた１つから前記送信手段（３８）にデータを供給し、前記リモート処理装置（２４）の１つを可能化する第１の制御信号（ＣＴＳ）を供給して前記ホスト処理装置（２０）にデータを送信する優先解決手段（４６）と、前記優先解決手段（４６）に接続された複数の通信ライン（４４ａ〜ｃ；６４ａ〜ｃ）と、各前記リモート処理装置（２４）に含まれ前記ホスト処理装置（２０）に送信するためのデータを供給する通信制御手段（５６，５８）と、各前記リモート処理装置（２４）に接続され該当する前記通信制御手段（５６，５８）を複数の前記通信ライン（４４ａ〜６４ｃ）に選択的に接続し前記通信制御手段（５６，５８）を可能化して前記第１の制御信号（ＣＴＳ）を受信してそれに応答し前記優先解決手段（４６）にデータを送信するスイッチ手段（８０ａ〜ｃ）とを含むデータ処理システム。
２．前記スイッチ手段（８０ａ〜ｃ）は通信コントローラ（５６，５８）を前記通信ラィン（４４ａ〜６４ｃ）の１つに接続する位置に選択的にセット可能及第１のスイッチ部材を含み、前記通信コントローラ（５６，５８）は選ばれた通信ラインを介して第２の制御信号（ＲＴＳ）を供給し前記ホスト処理装置（２０）に対するデータ送信の許可を要求する請求の範囲１項記載のデータ処理システム。
３．前記スイッチ手段（８０ａ〜ｃ）は該当する通信コントローラ（５６，５８）を前記通信ラインの他方に接続する位置に選択的にセット可能な第２のスイッチ部材を含み、前記通信コントローラ（５６，５８）を可能化して前記第１の制御信号（ＣＴＳ）を受信するようにした請求の範囲２項記載のデータ処理システム。
４．前記第１及び第２のスイッチ部材は手動セットして前記通信ラインの２つを選択可能にした請求の範囲３項記載のデータ処理システム。
５．前記送信手段（３８）及び前記優先解決手段（４６）に接続され前記リモート処理装置（２４）の選ばれた１つに送信するために前記送信手段（３８）が受信したデータをデコードするようにしたデコード手段（４８）を含む請求の範囲４項記載のデータ処理システム。
６．前記デコード手段（４８）はマンチェスタ．デコーダを含む請求の範囲５項記載のデータ処理システム。