JPS6348854A - System lsi - Google Patents
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- JPS6348854A JPS6348854A JP61192010A JP19201086A JPS6348854A JP S6348854 A JPS6348854 A JP S6348854A JP 61192010 A JP61192010 A JP 61192010A JP 19201086 A JP19201086 A JP 19201086A JP S6348854 A JPS6348854 A JP S6348854A
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Abstract
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明は複数のマクロセルが共通の半導体基板に形成さ
れるシステムＬＳＩに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a system LSI in which a plurality of macro cells are formed on a common semiconductor substrate.
（従来の技術）
近年、ＬＳＩ技術の進歩はめざましく、より性能が高く
、より安いＬＳＩを実現するために、多様なシステムを
１チツプ化したシステムＬＳＩが登場してきた。このよ
うなシステムＬＳＩは、所要のシステムを構成するのに
必要な複数のマクロセル、および同システムを構築する
にあたり、これらのマクロセルだけでは不足する機能部
分を集積したグルー回路が、共通の半導体基板に形成さ
れる。(Prior Art) In recent years, advances in LSI technology have been remarkable, and system LSIs have appeared that integrate various systems into one chip in order to realize LSIs with higher performance and lower cost. Such system LSIs integrate multiple macrocells necessary to configure a desired system, as well as glue circuits that integrate functional parts that are insufficient with these macrocells alone, on a common semiconductor substrate. It is formed.
ところで、従来のシステムＬＳＩの概略構成を第５図に
示す。図中、５０は半導（、ｉ ’！板である。Incidentally, FIG. 5 shows a schematic configuration of a conventional system LSI. In the figure, 50 is a semiconductor (,i'! board).
半導体基板５０には所要のシステムを構成するのに必要
なＣＰＵ５１、マクロセル５２．５３．５４が形成され
ている。ＣＰＵ５１の周辺部分にはマクロセルのバッド
５６が形成されている。また、半導体基板５０の周辺部
分には外部接続用のパッド５５が形成されている。そし
て、相互接続を必要とするマクロセル５２．５３．５４
間、ＣＰＵ５１とマクロセル５２．５３．５４との間、
更にはマクロセル５２．５３．５４とパット５５との間
、ＣＰＵ５１とパッド５５との間はアルミ配線５８によ
り結線されている。A CPU 51 and macro cells 52, 53, and 54 necessary for constructing a required system are formed on the semiconductor substrate 50. Macro cell pads 56 are formed around the CPU 51 . Furthermore, pads 55 for external connection are formed in the peripheral portion of the semiconductor substrate 50. and macrocells 52.53.54 that require interconnection.
between the CPU 51 and the macrocell 52, 53, 54,
Further, the macro cells 52, 53, 54 and the pads 55 are connected by aluminum wiring 58, and the CPU 51 and the pads 55 are connected by aluminum wiring 58.
（発明が解決しようとする問題点）
ところで上述したシステムＬＳＩに含まれるＣＰＵ５１
及びマクロセル５２．５３．５４は、従来、それぞれ独
立にしたＬＳＩチップとして、別個の半導体基板上に形
成されていた。従って、システムの検証時、ＣＰＵのチ
ップを取りはずし、エミュレータ等汎用のシステム・デ
バッグ・ツールを接続することにより、容易にテストす
ることができた。(Problems to be solved by the invention) By the way, the CPU 51 included in the above-mentioned system LSI
Conventionally, macro cells 52, 53, and 54 have been formed on separate semiconductor substrates as independent LSI chips. Therefore, when verifying the system, it was possible to easily test the system by removing the CPU chip and connecting it to a general-purpose system debug tool such as an emulator.
しかしながら上述したシステムＬＳＩに含まれるＣＰＵ
５１のパッド５７には外部接続用のパッド５５に直接接
続されるものと、マクロセル５２．５４のパッド５６に
接続され外部接続用のパッド５５にその信号状態が現わ
れないものとがある。However, the CPU included in the system LSI mentioned above
There are pads 57 of 51 that are directly connected to pads 55 for external connection, and pads that are connected to pads 56 of macro cells 52 and 54 and whose signal state does not appear on pads 55 for external connection.
このため、システム検証時、エミュレータ等汎用のシス
テム・デパック・ツールを接続することができない。し
たがってシステムＬＳＩ毎に専用のデバッグ・ツールを
作る必要があった。この専用デバッグ・ツールの作成に
は多くの時間と労力を要す。Therefore, when verifying the system, it is not possible to connect a general-purpose system depacking tool such as an emulator. Therefore, it was necessary to create a dedicated debugging tool for each system LSI. Creating this dedicated debugging tool requires a lot of time and effort.
本発明は上述した事情に基づいてなされたものであり、
簡易な構成で、システムＬＳＩ１：汎用のシステム・デ
バッグ・ツールの接続を可能とすることにより、システ
ムＬＳＩの開発費の低減及び開発期間の短縮を実現する
ことを目的とする。The present invention has been made based on the above-mentioned circumstances,
The purpose of this invention is to reduce system LSI development costs and shorten the development period by making it possible to connect a system LSI 1: a general-purpose system debug tool with a simple configuration.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために本発明においては、ＣＰＵを
含む複数のマクロセルが共通の′４′導体基板に形成さ
れるシステムＬＳＩにおいて、必要時、外部入力に基づ
き前記ＣＰＵを他のマクロセルと電気的に切り離された
状態に設定するスイッチング回路と、前記システムＬＳ
Ｉを外部から制御するために、前記スイッチング回路に
より切り離された他のマクロセルと前記システムＬＳＩ
が持つパッドとを結線する信号バスとを具備することを
特徴とするシステムＬＳＩを提供する。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a system LSI in which a plurality of macro cells including a CPU are formed on a common '4' conductor substrate. a switching circuit that sets the CPU to be electrically isolated from other macrocells based on an external input;
In order to externally control I, the system LSI and other macrocells separated by the switching circuit
Provided is a system LSI characterized by comprising a signal bus that connects the pads of the system LSI.
（作用）
このように構成されたものにおいて、システム検証を行
う場合、まず、システム・デバッグ・ツールを接続する
ために外部入力に基づき、スイッチング回路はＣＰＵを
他のマクロセルと電気的に切り離された状態に設定する
。ここで、ＣＰＵと切り離された他のマクロセルは信号
バスによりシステムＬＳＩのパッドと接続されているの
で、このパッドにシステム・デバッグ・ツールを接続し
、システム検証を行なえる。(Function) When performing system verification with this configuration, first, the switching circuit disconnects the CPU electrically from other macrocells based on external input in order to connect the system debugging tool. Set to state. Here, since other macrocells separated from the CPU are connected to pads of the system LSI by signal buses, a system debug tool can be connected to these pads to perform system verification.
（実施例）
以下、本発明の一実施例を図面を用いて説明する。第１
図は本発明の一実施例を示すシステムＬＳＩのチップ構
成図である。図中、１はシステムＬＳＩを示しており、
ＣＰＵ２、マクロセル３．４が含まれている。７はＣＰ
Ｕ２のパッド、８はマクロセル３．４のパッド、９はシ
ステムＬＳ１１のパッドである。パッド７は信号線６を
介しパット９及びパッド８に接続される。１０はＣＰＵ
２とマクロセル３．４を電気的に切り離された状態に設
定するスイッチング回路でＣＰＵ２とマクロセル３．４
を結ぶ信号線の間に設けられる。５はスイッチング回路
１０により電気的に切り離されたマクロセル３．４とパ
ッド９とを結ぶ信号線である。(Example) An example of the present invention will be described below with reference to the drawings. 1st
The figure is a chip configuration diagram of a system LSI showing an embodiment of the present invention. In the figure, 1 indicates the system LSI,
It includes a CPU 2 and macro cells 3.4. 7 is CP
The pad of U2, 8 is a pad of macro cell 3.4, and 9 is a pad of system LS11. Pad 7 is connected to pad 9 and pad 8 via signal line 6. 10 is CPU
CPU 2 and macro cell 3.4 are connected to each other by a switching circuit that sets the CPU 2 and macro cell 3.4 in an electrically disconnected state.
It is installed between the signal lines connecting the A signal line 5 connects the pad 9 with the macro cell 3.4, which is electrically separated by the switching circuit 10.
スイッチング回路１０の具体例を第２図及び第３図並び
に第４図に示す。第２図において、２１Ｌｔ ＣＰ Ｕ
２のパッド７からマクロセル３．４のパッド８への出
力信号線、２４はＣＰＵ２の出力信号をディスエーブル
する信号線、２３はシステムＬＳＩＩのパット９に接続
される信号線、２２はマクロセル３．４のパッド８に接
続される信号線、２０はトライステートゲートである。Specific examples of the switching circuit 10 are shown in FIGS. 2, 3, and 4. In FIG. 2, 21Lt CPU
2 is an output signal line from pad 7 of macrocell 3.2 to pad 8 of macrocell 3.4, 24 is a signal line for disabling the output signal of CPU 2, 23 is a signal line connected to pad 9 of system LSII, 22 is a signal line connected to pad 9 of macrocell 3.4. The signal line 20 connected to the pad 8 of 4 is a tri-state gate.
信号線２４にＣＰＵディスエーブル信号が外部から入力
されると、トライステートゲート２０はフローティング
状態となり、パット８とパット９たけが接続された状態
になる。第３図において、３１はマクロセル３．４のパ
ッド８からＣＰＵ２のバット７への入力信号線、３４は
ＣＰＵ２の入力信号をディスエーブルする信号線、３３
はシステムＬＳＩＩのバット９に接続される信号線、３
２はマクロセル３．４のバット８に接続される信号線、
３０はトライステートゲートである。信号線３４にＣＰ
Ｕディスエーブル信号が外部から入力されると、トライ
ステートゲート３０はフローティング状態となり、パッ
ド８とパッド９だけが接続された状態になる。第４図に
おいて、４１はＣＰＵ２の入出力信号線、４７はＣＰＵ
２の出力信号をディスエーブルする信号線、４８はＣＰ
Ｕ２の入力信号をディスエーブルする信号線、４５．４
６はシステムＬＳＩのパッド９に接続される信号線ある
いはマクロセル３．４のパ・ンド８に接続される信号線
、４０．４９はトライステートゲートである。When a CPU disable signal is externally input to the signal line 24, the tristate gate 20 becomes a floating state, and only pads 8 and 9 are connected. In FIG. 3, 31 is an input signal line from the pad 8 of the macro cell 3.4 to the butt 7 of the CPU 2, 34 is a signal line for disabling the input signal of the CPU 2, and 33
is the signal line connected to the bat 9 of the system LSII, 3
2 is a signal line connected to the bat 8 of the macro cell 3.4;
30 is a tristate gate. CP to signal line 34
When the U disable signal is input from the outside, tristate gate 30 becomes a floating state, and only pads 8 and 9 are connected. In Fig. 4, 41 is the input/output signal line of CPU2, and 47 is the CPU
A signal line for disabling the output signal of 2, 48 is CP
Signal line to disable input signal of U2, 45.4
6 is a signal line connected to the pad 9 of the system LSI or a signal line connected to the pad 8 of the macro cell 3.4, and 40.49 is a tristate gate.
信号線４７．４８にＣＰＵディスエーブル信号が外部か
ら入力されると、トライステートゲート４０．４９はフ
ローティング状態となり、パッド８とパッド９だけが接
続された状態になる。このように、マクロセル３．４の
パッド８に接続されるＣＰＵ２のパッド７が出力信号の
だめのパッドか入力信号のためのパッドかあるいは入出
力信号のためのパッドかにより、スイッチング回路は１
０は上記の３つの構成をとる。When a CPU disable signal is externally input to signal lines 47 and 48, tristate gates 40 and 49 become floating, and only pads 8 and 9 are connected. In this way, depending on whether the pad 7 of the CPU 2 connected to the pad 8 of the macro cell 3.4 is a pad for output signals, a pad for input signals, or a pad for input/output signals, the switching circuit is
0 has the above three configurations.
−１−記のような構成をもつシステムＬＳＩＩに汎用の
エミュレータを接続し、検証を行う際の動作につき以下
説明する。第１図において、まず、ＣＰＵ２を他のマク
ロセル３．４から電気的に切り離すために外部からＣＰ
Ｕディスエーブル信号を入力する。この信号はＣＰＵ２
とマクロセル３．４とを結ぶ信号線の間に設けられたス
イッチング回路１０に送られ、このスイッチング回路１
０がオーブンになる。この結果、ＣＰＵ２と他のマクロ
セル３．４は電気的に切り離された状態に設定される。The following describes the operation when a general-purpose emulator is connected to the system LSII having the configuration as described in -1- and verification is performed. In FIG. 1, first, in order to electrically disconnect CPU2 from other macrocells 3.4,
Input the U disable signal. This signal is CPU2
The signal is sent to the switching circuit 10 provided between the signal line connecting the macro cell 3.4 and the macro cell 3.4.
0 becomes the oven. As a result, the CPU 2 and other macro cells 3.4 are set to be electrically separated.
この状態で信号線５が接続されているパッド９にエミュ
レータを接続することによってＣＰＵ２を中心とするシ
ステム全体の検証ができる。In this state, by connecting an emulator to the pad 9 to which the signal line 5 is connected, the entire system centered on the CPU 2 can be verified.
［発明の効果］
以上述べてきたように本発明によれば、システムＬＳＩ
に汎用のシステム・デバッグ・ツールの接続を可能とす
ることにより、システムＬＳＩの開発費の低減及び開発
期間の短縮が実現できる。[Effect of the invention] As described above, according to the present invention, the system LSI
By making it possible to connect a general-purpose system debugging tool to the device, it is possible to reduce system LSI development costs and shorten the development period.
第１図は本発明の一実施例を示すシステムＬＳＩのチッ
プ構成図、第２図及び第３図並びに第４図は第１図に示
したスイッチング回路１０の具体的な構成を示す図、第
５図は従来のシステムＬＳＩのチップ（Ｒ成因である。
１・・・システムＬＳＩ
２・・・ＣＰＵ
３．４・・・マクロセル
５．６・・・信号線
７・・・ＣＰＵのパッド
８・・・マクロセルのパッド
９・・・システムＬＳＩのパッド
１０・・・スイッチング回路
第１図
ｌυ
第 ２ 区
第３図
第４図
コ０
第５図FIG. 1 is a chip configuration diagram of a system LSI showing an embodiment of the present invention, FIGS. 2, 3, and 4 are diagrams showing a specific configuration of the switching circuit 10 shown in FIG. Figure 5 shows a conventional system LSI chip (R factor). 1... System LSI 2... CPU 3.4... Macro cell 5.6... Signal line 7... CPU pad 8. ...Macro cell pad 9...System LSI pad 10...Switching circuit Fig. 1 lυ Section 2 Section 3 Fig. 4 Fig. 0 Fig. 5
Claims (2)
板に形成されるシステムＬＳＩにおいて、必要時、外部
入力に基づき前記ＣＰＵを他のマクロセルと電気的に切
り離された状態に設定するスイッチング回路と、前記シ
ステムＬＳＩを外部から制御するために、前記スイッチ
ング回路により切り離された他のマクロセルと前記シス
テムＬＳＩが持つパッドとを結線する信号パスとを具備
することを特徴とするシステムＬＳＩ。(1) In a system LSI in which a plurality of macro cells including a CPU are formed on a common semiconductor substrate, a switching circuit that sets the CPU to be electrically isolated from other macro cells based on external input when necessary; A system LSI comprising a signal path connecting another macro cell separated by the switching circuit and a pad of the system LSI in order to control the system LSI from the outside.
マクロセルとを結線する信号パスの間に設けられ、前記
信号パスを通る信号を外部入力に基づき制御するトライ
ステートゲートから成ることを特徴とする特許請求の範
囲第１項記載のシステムＬＳＩ。(2) The switching circuit is characterized by comprising a tristate gate that is provided between a signal path connecting the CPU and the other macrocell and controls a signal passing through the signal path based on an external input. A system LSI according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192010A JPS6348854A (en) | 1986-08-19 | 1986-08-19 | System lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192010A JPS6348854A (en) | 1986-08-19 | 1986-08-19 | System lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348854A true JPS6348854A (en) | 1988-03-01 |
Family
ID=16284101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192010A Pending JPS6348854A (en) | 1986-08-19 | 1986-08-19 | System lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348854A (en) |
Citations (3)
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| JPS60148138A (en) * | 1984-01-13 | 1985-08-05 | Sony Corp | Integrated circuit having testing function |
| JPS6315441A (en) * | 1986-07-03 | 1988-01-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Integrated circuit device with technical revision pad |
-
1986
- 1986-08-19 JP JP61192010A patent/JPS6348854A/en active Pending
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