JPS60148138A - Integrated circuit having testing function - Google Patents
Integrated circuit having testing functionInfo
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- JPS60148138A JPS60148138A JP59004560A JP456084A JPS60148138A JP S60148138 A JPS60148138 A JP S60148138A JP 59004560 A JP59004560 A JP 59004560A JP 456084 A JP456084 A JP 456084A JP S60148138 A JPS60148138 A JP S60148138A
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- H01—ELECTRIC ELEMENTS
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＬＳＩなどの大規模集積回路に適用される
テスト機能を有する集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to an integrated circuit having a test function applied to large-scale integrated circuits such as LSIs.
「背景技術とその問題点」
ＬＳＩの故障を検出するために、不良箇所を検出するだ
めのディジタルパターン信号であるテストベクトルが用
いられる。テストベクトルは、ピットパターンが所定の
モードで変化する系列であって、テストベクトルの量は
、デート規模の増加に伴い著しく増加する。したがって
、超ＬＳＩ のような大規模集積回路を設計するうえで
、テストベクトルのビット数、ビットパターンの種類が
膨大となり、テストベクトルの発生のために多大の労力
が必要となる問題点があった。また、テストベクトルの
長さは、測定時間、測定装置などの制約により、あまり
長大にできず、その結果としてＬＳＩの故障検出率が低
下し、更に、テストベクトルと対応する期待値を形成す
る論理ンユミレー／ヨンが面倒となる問題が生じた。"Background Art and its Problems" In order to detect failures in LSIs, test vectors, which are digital pattern signals used to detect defective locations, are used. The test vector is a series in which the pit pattern changes in a predetermined mode, and the amount of test vectors increases significantly as the date scale increases. Therefore, when designing large-scale integrated circuits such as VLSIs, there is a problem in that the number of bits and types of bit patterns in test vectors are enormous, and a great deal of effort is required to generate test vectors. . In addition, the length of the test vector cannot be made very long due to constraints such as measurement time and measurement equipment, and as a result, the failure detection rate of LSI decreases. A problem arose that made Nyumirae/Yon troublesome.
「発明の目的」
したがって、この発明の目的は、テストベクトルの発生
が容易で、ＬＳＩの故障検出率の低下を生ぜず、更に、
論理ンユミンーンヨンを簡単に行なうことができるテス
ト機能を有する集積回路を提供することにある。"Objective of the Invention" Therefore, the object of the present invention is to easily generate test vectors, not cause a decrease in the failure detection rate of LSI, and further,
An object of the present invention is to provide an integrated circuit having a test function that allows easy logic testing.
「発明の概要」
この発明は、１個の集積回路内の回路群を複数の回路ブ
ロン゛りに分割し、通常動作時に全体が正常動作し、テ
スト時には、回路ブロックごとにテストを行なうことが
できるようにしたものである。"Summary of the Invention" This invention divides a circuit group within one integrated circuit into a plurality of circuit blocks, the whole operates normally during normal operation, and during testing, it is possible to test each circuit block. It has been made possible.
この発明は、１個の集積回路内に、集積回路内の回路群
を複数の回路ブロックに分割した時の切替えケゞ−トを
回路群と共に形成し、切替えケ８−トに複数の回路ブロ
ックの１個を選択する信号を供給し、選択された回路ブ
ロックに対する集積回路内の他の回路ブロックからの入
力信号に代えて、集積回路の入力端子からのテストベク
トルの一部で切替えケゞ−トを介されたものを供給し、
他の回路ブロックに入力されるべき選択された回路ブロ
ックの出力信号な切替えゲートな介して他の回路ブロッ
クの出力に導き、選択された回路ブロックのテストを行
なうようにしたテスト機能を有する集積回路である。This invention forms a switching gate together with the circuit group in one integrated circuit when a circuit group in the integrated circuit is divided into a plurality of circuit blocks, and a plurality of circuit blocks in the switching gate. A signal for selecting one of the selected circuit blocks is supplied, and a part of the test vector from the input terminal of the integrated circuit is used instead of an input signal from another circuit block in the integrated circuit to the selected circuit block. supplying what has been passed through the
An integrated circuit having a test function in which the output signal of a selected circuit block to be input to another circuit block is guided to the output of the other circuit block through a switching gate, and the selected circuit block is tested. It is.
「実施例」
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１は、ＬＳＩ を示し、ＬＳＩ
１内のランダムロジック回路が分割されてなる２個の回
路ブロック２Ａ、２Ｂと入出力切替えゲート３とがＬＳ
ＩＩに形成されている。回路ブロック２Ａは、入力端子
ＡＩ＋及びＡＹ と出力端子Ａ Ｏｌ及びＡＸとを有し
、回路ブロック２Ｂは、入力端子ＢＩ２及びＢＹと出力
端子ＢＯ２及びＢＸ とを有する。ＬＳｌｌには、外部
の端子として、人カク１１１子り、ｈ及び出力端子０１
．０２が設けられると共に、テストモード信号ＴＳＴＡ
、ＴＳＴＢの入力端子４Ａ、４Ｂが設けられている。"Embodiment" An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 indicates an LSI.
Two circuit blocks 2A and 2B formed by dividing a random logic circuit in 1 and an input/output switching gate 3 are LS.
II. The circuit block 2A has input terminals AI+ and AY and output terminals AOL and AX, and the circuit block 2B has input terminals BI2 and BY and output terminals BO2 and BX. LSll has external terminals such as 111, h, and output terminal 01.
．． 02 is provided, and the test mode signal TSTA
, TSTB input terminals 4A and 4B are provided.
入力端子ＩＩ、Ｉ２及び出力端子０１．０２ と回路ブ
ロック２Ａの入出力端子ＡＩ＋、Ａ○１及び回路ブロッ
ク２Ｂの入出力端子ＢＩ２．ＢＯ２との間に切替えゲー
ト３が挿入され、これと共に、回路ブロック２Ａ及び回
路ブロック２Ｂ間に切替えデート３か挿入されている。Input terminals II, I2 and output terminals 01.02, input/output terminals AI+, A○1 of circuit block 2A, and input/output terminals BI2.0 of circuit block 2B. A switching gate 3 is inserted between the circuit block 2A and the circuit block 2B, and a switching gate 3 is also inserted between the circuit block 2A and the circuit block 2B.
テストモード信号ＴＳＴＡ及びＴＳＴＢは、切替えケ８
−ト３に供給され、このテストモード信号ＴＳＴＡ、Ｔ
ＳＴＢによって、通常動作時とテスト時との切替えがな
され、更に、テスト時における回路ブロック２Ａ、２Ｂ
の選択がなされる。The test mode signals TSTA and TSTB are
- test mode signals TSTA, T
The STB performs switching between normal operation and testing, and also switches circuit blocks 2A and 2B during testing.
A selection is made.
切替えケゞ−ト３は、第２図に示す構成とされている。The switching cage 3 has the configuration shown in FIG.
テストモード信号ＴＳＴＡが供給されるｌ端子４ＡがＡ
ＮＤケゞ−ト５，１７の入力端子に接続され、端子４Ａ
がインバータ７．１９０夫々を介してＡＮＤ）ｆ＋−）
６．１８の人力端子に接続される。l terminal 4A to which test mode signal TSTA is supplied is A
Connected to the input terminals of ND gates 5 and 17, terminal 4A
is AND)f+-) through the inverters 7.190 and 190 respectively.
6. Connected to the 18 human power terminal.
テストモード信号ＴＳＴＢが供給される端子４ＢがＡＮ
Ｄケゞ−ト９，１３の入力端子に接続され、端子４Ｂが
インバータ１１．１５の夫々を介してＡＮＤケゝ−１−
１０、１４の人力端子に接続される。ＡＮＤケ”−１−
５，６の出力端子がＯＲケゝ−ト８の入カ☆１１１ｉ子
に接続され、ＡＮＤデー）９．’１０の出力端子がＯＲ
デート１２の入力端子に接続され、ＡＮＤケ”−ト１３
，１４の出力端子がＯＲケゝ−ト１６の入力端子に接続
され、ＡＮＤケ”−）１７．１８の出力端子がＯＲケ”
−ト２０の人力端子に接続される。Terminal 4B to which test mode signal TSTB is supplied is AN
It is connected to the input terminals of D gates 9 and 13, and terminal 4B is connected to the AND gates 1-1- through inverters 11 and 15, respectively.
Connected to human power terminals 10 and 14. ANDke”-1-
The output terminals of 5 and 6 are connected to the input ☆111i of OR gate 8, and the AND data)9. '10 output terminal is OR
Connected to the input terminal of date 12, AND gate 13
, 14 are connected to the input terminals of OR gate 16, and the output terminals of AND gate 17 and 18 are connected to OR gate 16.
- Connected to the human power terminal of port 20.
ＡＮＤゲート５には、入力端子Ｉ２が接続されると共に
、この入力端子■２が回路ブロック２Ｂの入力端子ＢＩ
２に接続される。ＡＮＤケゝ−トロには、回路ブロック
２Ｂの出力端子ＢＸが接続され、ＯＲケゝ−ト８の出力
端子が回路ブロック２Ａの入力端子ＡＹ及びＡＮＤケゞ
−ト９０入力端子に接続される。An input terminal I2 is connected to the AND gate 5, and this input terminal 2 is connected to an input terminal BI of the circuit block 2B.
Connected to 2. The AND gate is connected to the output terminal BX of the circuit block 2B, and the output terminal of the OR gate 8 is connected to the input terminal AY of the circuit block 2A and the AND gate 90 input terminal.
ＡＮＤデート１０には、回路ブロック２Ａの出力端子Ａ
Ｏ＋が接続され、ＯＲケゞ−ト１２の出力端子が出力端
子０１に接続される。AND date 10 has output terminal A of circuit block 2A.
O+ is connected, and the output terminal of OR gate 12 is connected to output terminal 01.
ＡＮＩ））ｆ″−ト１３には、入力端子■１が接続され
ると共に、この入力端子Ｉ＋が回路ブロック２Ａの入力
端子ＡＩ＋に接続される。ＡＮＤケゝ−ト１４には、回
路ブロック２Ａの出力端子ＡＸが接続され、ＯＲ’ｙ’
−ト１６の出力りｈ１子が回路ブロック２Ｂの入力端子
ＢＹ及びＡＮＤゲート１７の入力端子に接続される。Ａ
ＮＤケゞ−ト１８には、回路ブロック２Ｂの出力端子Ｂ
Ｏ２が接続され、ＯＲケ’−ト２０の出力節１１子が出
力端子０２に接続される。An input terminal ■1 is connected to the ANI)) f''-gate 13, and this input terminal I+ is connected to an input terminal AI+ of the circuit block 2A. The output terminal AX of is connected and OR'y'
The output terminal h1 of the gate 16 is connected to the input terminal BY of the circuit block 2B and the input terminal of the AND gate 17. A
The ND gate 18 is connected to the output terminal B of the circuit block 2B.
O2 is connected, and the output node 11 of the OR gate 20 is connected to the output terminal 02.
上述の切替えｒ−１−３は、端子間の接続をテストモー
ド信号ＴＳＴＡ、ＴＳＴＢによって切替えるものである
。通常動作時では、テストモード信号ＴＳＴＡ、ＴＳＴ
Ｂの両者が共にＬ（ローレベル）とされる。したがって
、ＡＮＤデート５，９，１３゜１７が禁止状態となり、
ＡＮＤ ｒ−トロ、１０゜１４．１８が通過状態となる
。これによって、第３図Ａの等何回路で示すように、入
力端子Ｉ＋ 及び回路ブロック２Ａの入力端子Ａ Ｉ
１並びに入力端子Ｉ２及び回路ブロック２Ｂの入力端子
ＢＴ２が接続される。また、ＡＮＤｒ−ト１４及びＯＲ
ケゞ−ト１６を介して端子ＡＸ及び端子ＢＹ間が接続さ
れると共に、ＡＮＤケゝ−トロ及びＯＲケゞ−ト８を介
して端子ＢＸ及び端子ＡＹ間が接続される。更に、回路
ブロック２Ａの出力端子ＡＯＩがＡＮＤ）ｆ″−ト１０
及びＯＲケゞ−ト１２を介して出力端子０１に接続され
、回路ブロック２Ｂの出力端子ＢＯ２がＡＮＤゲート１
８及び０Ｒ）ｆ″’−ト２０を介して出力端子ｏ２に接
続される。この通常動作時では、ＬＳｌｌの入力端子１
、及びＩ２から供給される２ビツトのディジタル信号が
回路ブロック２Ａ及び２Ｂの論理により処理され、出力
端子０１及び０２に取り出される。The above-mentioned switching r-1-3 is for switching the connection between the terminals using the test mode signals TSTA and TSTB. During normal operation, test mode signals TSTA and TST
Both of B are set to L (low level). Therefore, AND dates 5, 9, 13°17 are prohibited,
AND r-Toro, 10°14.18 becomes a passing state. As a result, as shown by the circuit shown in FIG. 3A, the input terminal I+ and the input terminal A I of the circuit block 2A
1, input terminal I2, and input terminal BT2 of circuit block 2B are connected. Also, ANDr-to 14 and OR
The terminal AX and the terminal BY are connected through the gate 16, and the terminal BX and the terminal AY are connected through the AND gate and the OR gate 8. Furthermore, the output terminal AOI of the circuit block 2A is AND)f″-t10
and is connected to the output terminal 01 via the OR gate 12, and the output terminal BO2 of the circuit block 2B is connected to the AND gate 1.
8 and 0R) f''-to the output terminal o2 via the gate 20. During this normal operation, the input terminal 1 of LSll
, and I2 are processed by the logic of circuit blocks 2A and 2B and taken out to output terminals 01 and 02.
テスト動作時には、テストモード信号ＴＳＴＡ。During test operation, test mode signal TSTA.
ＴＳＴＢの一方がＬとされる。回路ブロック２Ａのテス
トを行なう場合では、（ＴＳＴＡ＝Ｈ（高レベル）。One side of TSTB is set to L. When testing the circuit block 2A, (TSTA=H (high level).
ＴＳＴＢ＝Ｌ）とされると共に、入力端子■１ 及びＩ
２にテストベクトルが供給される。この入力端子Ｉ２に
は、回路ブロック２Ｂの出力端子ＢＸ に出力されるデ
ィジタル信号と対応するテストベクトルが供給される。TSTB=L), and the input terminals ■1 and I
2 is supplied with a test vector. This input terminal I2 is supplied with a test vector corresponding to the digital signal output to the output terminal BX of the circuit block 2B.
（ＴＳＴＡ＝Ｈ，ＴＳＴＢ＝Ｌ）の時には、ＡＮＤ’７
＋−トロ、１８，９．１３が禁止状愈となり、ＡＮＤケ
ゞ−ト５，１７，１０．１４が通過状態となる。(TSTA=H, TSTB=L), AND'7
+-toro, 18, 9.13 becomes a prohibition state, and AND gates 5, 17, 10.14 become a passing state.
したがって、第３図Ｂの等何回路に示すように、入力端
子Ｉ＋及び端子Ａ Ｉ ＋が接続され、出力端子ＡＯ＋
及び出力端子ｏ１が接続され、入力端子Ｉ２がＡＮＤケ
ゝ−ト５及びＯＲゲート８を介して端子ＡＹに接続され
、端子ＡＸがＡＮＤケゞ−ト１４ 、 ｏＲ＆″′−）
１６．ＡＮＤ）ｆ＋−）１γ及び０Ｒ）ｆ″−ト２０
を介して出力端子０２に接続される。回路ブロック２Ｂ
の入力端子ＢＩ２及びＢＹが夫々入力端子Ｉ２及び回路
ブロック２Ａの出力端子ＡＸと接続されるが、回路ブロ
ック２Ｂからは、何等、出力が取り出されず、この入力
は、無視できる。第３図Ｂから明がなように、入力端子
■１及び”Ｉ２がらテストベクトルを供給し、出力端子
ｏ１及び０２からの出力を期待値と照合するこ七により
、ＬＳＩ１内の回路ブロック２Ａの単独のテストを行な
うことができる。Therefore, as shown in the circuit shown in FIG. 3B, the input terminal I+ and the terminal A I + are connected, and the output terminal AO+
and output terminal o1 are connected, input terminal I2 is connected to terminal AY via AND gate 5 and OR gate 8, and terminal AX is connected to AND gate 14, oR&'''-).
16. AND) f+-)1γ and 0R) f″-t20
It is connected to output terminal 02 via. Circuit block 2B
The input terminals BI2 and BY of the circuit block 2B are connected to the input terminal I2 and the output terminal AX of the circuit block 2A, respectively, but no output is taken out from the circuit block 2B, and this input can be ignored. As is clear from FIG. 3B, by supplying a test vector from the input terminals 1 and 12 and comparing the outputs from the output terminals o1 and 02 with the expected values, the circuit block 2A in the LSI 1 is A standalone test can be performed.
（ＴＳＴＡ＝Ｌ、ＴＳＴＢ＝Ｈ）の時には、入力端子■
１及びＩ２にテストベクトルが供給され、ＬＳＩ’ｉ内
の回路ブロック２Ｂのテストが行なわれる。入力端子１
１には、回路ブロック２Ａの出力端子ＡＸがら出力され
るディジタル信号と対応するテストベクトルが供給され
る。(TSTA=L, TSTB=H), the input terminal ■
A test vector is supplied to LSI'i and I2, and the circuit block 2B in LSI'i is tested. Input terminal 1
1 is supplied with a test vector corresponding to the digital signal output from the output terminal AX of the circuit block 2A.
この時は、ＡＮＤゲー）５．１７ 、１０．１４カ禁止
状態となり、ＡＮＤゲート６．１８，９．１３が通過状
態となる。しだがって、第３図Ｃの等何回路に示すよう
に、入力端子■２が入力端子ＢＩ２に接続され、出力端
子ＢＯ２が出力端子ｏ２に接続され、回路ブロック２Ｂ
の出力端子ＢＸがＡＮＤゲート６、ＯＲゲー）８ 、Ａ
ＮＤゲート９及びＯＲゲート１２を介して出力端子０１
に接続され、入力端子■１がＡＮＤゲート１３及びＯＲ
ゲート１６を介して回路ブロック２Ｂの入力端子ＢＹに
接続される。回路ブロック２Ａの入力端子ＡＩ＋及びＡ
Ｙが夫々入力端子Ｉ＋及び回路ブロック２Ｂの出力端子
ＢＸと接続されるが、回路ブロック２Ａからは、何等、
出力が取シ出されず、この入力は、無視できる。この第
３図Ｃから明かなように、入力端子Ｉ＋及びＩ２からテ
ストベクトルを供給し、出力端子０１及び０２からの出
力を期待値と照合することにより、ＬＳＩ１内の回路ブ
ロック２Ｂの単独のテストを行なうことができる。At this time, AND gates 5.17 and 10.14 are prohibited, and AND gates 6.18 and 9.13 are allowed to pass. Therefore, as shown in the circuit of FIG. 3C, the input terminal 2 is connected to the input terminal BI2, the output terminal BO2 is connected to the output terminal o2, and the circuit block 2B
The output terminal BX is AND gate 6, OR gate) 8, A
Output terminal 01 via ND gate 9 and OR gate 12
The input terminal ■1 is connected to AND gate 13 and OR
It is connected to the input terminal BY of the circuit block 2B via the gate 16. Input terminals AI+ and A of circuit block 2A
Y are connected to the input terminal I+ and the output terminal BX of the circuit block 2B, respectively, but from the circuit block 2A,
No output is taken and this input can be ignored. As is clear from this FIG. can be done.
「応用例」
上述の一実施例と異なり、ＬＳＩ内の回路群を３他の回
路ブロックとの間で信号の授受が行なわれるようにして
も良い。また、回路ブロック間の信号の入出力がなされ
る端子の数は、ＬＳＩの入力端子の数よりも多くならな
いことが望ましい。したかって、ブロック間の信号線の
本数がなるべく少なくするように、ＬＳＩ内の回路群を
複数の回路ブロックに分割することにより、、ＬＳＩの
端子の個数の増大を抑えることができる。更に、テスト
ベクトルをシリアルに入力してＬＳＩの内部でパラレル
データに変換するようにしても良い。"Application Example" Unlike the above-described embodiment, signals may be exchanged between the circuit group in the LSI and three other circuit blocks. Further, it is desirable that the number of terminals through which signals are input and output between circuit blocks is not greater than the number of input terminals of the LSI. Therefore, by dividing the circuit group within an LSI into a plurality of circuit blocks so as to minimize the number of signal lines between blocks, it is possible to suppress an increase in the number of terminals of the LSI. Furthermore, the test vector may be input serially and converted into parallel data inside the LSI.
「発明の効果」
この発明に依れば、集積回路内の回路群を複数に分割し
て々る回路ブロックごとにテストを行なうことができる
。したがって、テストベクトルは、各回路ブロックごと
に発生すれば良く、テストベクトルが長大となることを
防止でき、テストに要する時間を短縮化することができ
る。また、故障検出率の低下を防止でき、更に、期待値
を形成するための論理／ユミレーンヨンが簡単となる利
点がある。[Effects of the Invention] According to the present invention, a circuit group in an integrated circuit can be divided into a plurality of parts, and a test can be performed for each circuit block. Therefore, a test vector only needs to be generated for each circuit block, and the test vector can be prevented from becoming too large, and the time required for testing can be shortened. Further, there are advantages in that it is possible to prevent a decrease in the failure detection rate, and furthermore, the logic for forming the expected value is simplified.
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における切替えデートの接続図、第３
図はこの発明の一実施例の動作説明に用いる等何回路の
ブロック図である。
１ ・・・・・ ＬＳＩ、２Ａ、２Ｂ・・ ・・・・回
路ブロック、３・・・・ 切替えゲート、４Ａ、４Ｂ・
−・テストモード信号の入力端子。
代理人 杉 浦 正 知
第１図
第３図Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a connection diagram of switching dates in an embodiment of the invention, and Fig. 3 is a block diagram of an embodiment of the present invention.
The figure is a block diagram of several circuits used to explain the operation of an embodiment of the present invention. 1... LSI, 2A, 2B... Circuit block, 3... Switching gate, 4A, 4B...
-・Test mode signal input terminal. Agent: Tomo Sugiura Figure 1 Figure 3
Claims (1)
回路ブロックに分割した時の切替えデートを上記回路群
と共に形成し、上記切替えデートに上記複数の回路ブロ
ックの１個を選択する信号を供給し、この選択された回
路ブロックに対する上記集積回路内の他の回路ブロック
からの入力信号に代えて、上記集積回路の入力端子から
のテストベクトルの一部で上記切替えデートを介された
ものを供給し、上記他の回路ブロックに人力されるべき
上記選択された回路ブロックの出力信号を上記切替えテ
ートを介して上記他の回路ブロックの出力に導き、上記
選択された回路ブロックのテストを行なうようにしたテ
スト機能を有する集積回路。In one integrated circuit, a switching date when the circuit group in this integrated circuit is divided into a plurality of circuit blocks is formed together with the circuit group, and one of the plurality of circuit blocks is selected as the switching date. supplying a signal to this selected circuit block via said switching date with a portion of a test vector from an input terminal of said integrated circuit in place of an input signal from another circuit block within said integrated circuit to said selected circuit block; The output signal of the selected circuit block to be inputted to the other circuit block is led to the output of the other circuit block via the switching state, and the test of the selected circuit block is performed. An integrated circuit with test functions designed to perform
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148138A true JPS60148138A (en) | 1985-08-05 |
| JPH0583877B2 JPH0583877B2 (en) | 1993-11-29 |
Family
ID=11587425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004560A Granted JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148138A (en) |
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