JPH0583877B2 - - Google Patents
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- JPH0583877B2 JPH0583877B2 JP59004560A JP456084A JPH0583877B2 JP H0583877 B2 JPH0583877 B2 JP H0583877B2 JP 59004560 A JP59004560 A JP 59004560A JP 456084 A JP456084 A JP 456084A JP H0583877 B2 JPH0583877 B2 JP H0583877B2
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Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、LSIなどの大規模集積回路に適用
されるテスト機能を有する集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to an integrated circuit having a test function applied to large-scale integrated circuits such as LSIs.
「背景技術とその問題点」
LSIの故障を検出するために、不良箇所を検出
するためのデイジタルパターン信号であるテスト
ベクトルが用いられる。テストベクトルは、ビツ
トパターンが所定のモードで変化する系列であつ
て、テストベクトルの量は、ゲート規模の増加に
伴い著しく増加する。したがつて、超LSIのよう
な大規模集積回路を設計するうえで、テストベク
トルのビツト数、ビツトパターンの種類が膨大と
なり、テストベクトルの発生のために多大の労力
が必要たなる問題点があつた。また、テストベク
トルの長さは、測定時間、測定装置などの制約に
より、あまり長大にできず、その結果としてLSI
の故障検出率が低下し、更に、テストベクトルと
対応する期待値を形成する論理シユミレーシヨン
が面倒となる問題が生じた。"Background Art and Its Problems" To detect failures in LSIs, test vectors, which are digital pattern signals for detecting defective locations, are used. The test vector is a sequence in which the bit pattern changes in a predetermined mode, and the amount of test vectors increases significantly as the gate scale increases. Therefore, when designing large-scale integrated circuits such as VLSIs, the number of test vector bits and the types of bit patterns become enormous, and a problem arises in that a great deal of effort is required to generate test vectors. It was hot. In addition, the length of the test vector cannot be made very long due to constraints such as measurement time and measurement equipment, and as a result, LSI
The fault detection rate of the test vector is lowered, and the logical simulation to form the expected value corresponding to the test vector becomes troublesome.
「発明の目的」
したがつて、この発明の目的は、テストベクト
ルの発生が容易で、LSIの故障検出率の低下を生
ぜず、更に、論理シユミレーシヨンを簡単に行な
うことができるテスト機能を有する集積回路を提
供することにある。``Object of the Invention'' Therefore, the object of the present invention is to provide an integrated circuit that has a test function that allows easy generation of test vectors, does not cause a decrease in LSI fault coverage, and allows easy logic simulation. The purpose is to provide circuits.
「発明の概要」
この発明は、１個の集積回路内の回路群を複数
の回路ブロツクに分割し、通常動作時に全体が正
常動作し、テスト時には、回路ブロツクごとにテ
ストを行なうことができるようにしたものであ
る。"Summary of the Invention" This invention divides a group of circuits in one integrated circuit into multiple circuit blocks, so that the whole circuit operates normally during normal operation, and during testing, it is possible to test each circuit block individually. This is what I did.
この発明は、１個の集積回路内に、この集積回
路内の回路群を複数の回路ブロツクに分割した時
の切替えゲートを回路群と共に形成し、切替えゲ
ートに複数の回路ブロツクの１個を選択する信号
を供給し、選択された回路ブロツクに対する集積
回路内の他の回路ブロツクからの入力信号に代え
て、集積回路の入力端子からのテストベクトルの
一部で切替えゲートを介されたものを供給し、他
の回路ブロツクに入力されるべき選択された回路
ブロツクの出力信号を切替えゲートを介して他の
回路ブロツクの出力に導き、選択された回路ブロ
ツクのテストを行なうようにしたテスト機能を有
する集積回路である。 This invention forms a switching gate in one integrated circuit together with the circuit group when the circuit group in this integrated circuit is divided into a plurality of circuit blocks, and selects one of the plurality of circuit blocks for the switching gate. In place of input signals from other circuit blocks in the integrated circuit to the selected circuit block, supply a portion of the test vector from the input terminal of the integrated circuit via the switching gate. It also has a test function that tests the selected circuit block by guiding the output signal of the selected circuit block that should be input to another circuit block to the output of the other circuit block via a switching gate. It is an integrated circuit.
「実施例」
以下、この発明の一実施例について図面を参照
して説明する。第１図において、１は、LSIを示
し、LSI１内のランダムロジツク回路が分割され
てなる２個の回路ブロツク２Ａ，２Ｂと入出力切
替えゲート３とがLSI１に形成されている。回路
ブロツク２Ａは、入力端子AI1及びAYと出力端
子AO1及びAXとを有し、回路ブロツク２Ｂは、
入力端子BI2及びBYと出力端子BO2及びBXとを
有する。LSI１には、外部の端子として、入力端
子I1，I2及び出力端子O1，O2が設けられると共
に、テストモード信号TSTA、TSTBの入力端
子４Ａ，４Ｂが設けられている。"Embodiment" An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, numeral 1 indicates an LSI, and the LSI 1 is formed with two circuit blocks 2A and 2B, which are formed by dividing a random logic circuit within the LSI 1, and an input/output switching gate 3. Circuit block 2A has input terminals AI 1 and AY and output terminals AO 1 and AX, and circuit block 2B has input terminals AI 1 and AY and output terminals AO 1 and AX.
It has input terminals BI 2 and BY and output terminals BO 2 and BX. The LSI 1 is provided with input terminals I 1 and I 2 and output terminals O 1 and O 2 as external terminals, as well as input terminals 4A and 4B for test mode signals TSTA and TSTB.
入力端子I1、I2及び出力端子O1、O2と回路ブロ
ツク２Ａの入出力端子AI1、AO1及び回路ブロツ
ク２Ｂの入出力端子BI2、BO2との間に切替えゲ
ート３が挿入され、これと共に、回路ブロツク２
Ａ及び回路ブロツク２Ｂ間に切替えゲート３が挿
入されている。テストモード信号TSTA及び
TSTBは、切替えゲート３に供給され、このテ
ストモード信号TSTA、TSTBによつて、通常
動作時とテスト時との切替えがなされ、更に、テ
スト時における回路ブロツク２Ａ，２Ｂの選択が
なされる。 A switching gate 3 is inserted between input terminals I 1 , I 2 and output terminals O 1 , O 2 and input/output terminals AI 1 , AO 1 of circuit block 2A and input/output terminals BI 2 , BO 2 of circuit block 2B. and along with this, circuit block 2
A switching gate 3 is inserted between A and circuit block 2B. Test mode signal TSTA and
TSTB is supplied to the switching gate 3, and the test mode signals TSTA and TSTB are used to switch between normal operation and test, and also select circuit blocks 2A and 2B during test.
切替えゲート３は、第２図に示す構成とされて
いる。テストモード信号TSTAが供給される端
子４ＡがANDゲート５，１７の入力端子に接続
され、端子４Ａがインバータ７，１９の夫々を介
してANDゲート６，１８の入力端子に接続され
る。テストモード信号TSTBが供給される端子
４ＢがANDゲート９，１３の入力端子に接続さ
れ、端子４Ｂがインバータ１１，１５の夫々を介
してANDゲート１０，１４の入力端子に接続さ
れる。ANDゲート５，６の出力端子がORゲート
８の入力端子に接続され、ANDゲート９，１０
の出力端子がORゲート１２の入力端子に接続さ
れ、ANDゲート１３，１４の出力端子がORゲー
ト１６の入力端子に接続され、ANDゲート１７，
１８の出力端子がORゲート２０の入力端子に接
続される。 The switching gate 3 has the configuration shown in FIG. Terminal 4A to which test mode signal TSTA is supplied is connected to the input terminals of AND gates 5 and 17, and terminal 4A is connected to the input terminals of AND gates 6 and 18 via inverters 7 and 19, respectively. Terminal 4B to which test mode signal TSTB is supplied is connected to the input terminals of AND gates 9 and 13, and terminal 4B is connected to the input terminals of AND gates 10 and 14 via inverters 11 and 15, respectively. The output terminals of AND gates 5 and 6 are connected to the input terminal of OR gate 8, and AND gates 9 and 10
The output terminal of is connected to the input terminal of OR gate 12, the output terminal of AND gates 13 and 14 is connected to the input terminal of OR gate 16, and AND gate 17,
The output terminals of 18 are connected to the input terminals of OR gate 20.
ANDゲート５には、入力端子I2が接続される
と共に、この入力端子I2が回路ブロツク２Ｂの入
力端子BI2に接続される。ANDゲート６には、回
路ブロツク２Ｂの出力端子BXが接続され、OR
ゲート８の出力端子が回路ブロツク２Ａの入力端
子AY及びANDゲート９の入力端子に接続され
る。ANDゲート１０には、回路ブロツク２Ａの
出力端子AO1が接続され、ORゲート１２の出力
端子が出力端子O1に接続される。 An input terminal I 2 is connected to the AND gate 5, and this input terminal I 2 is connected to an input terminal BI 2 of the circuit block 2B. The AND gate 6 is connected to the output terminal BX of the circuit block 2B, and the OR gate 6 is connected to the output terminal BX of the circuit block 2B.
The output terminal of gate 8 is connected to the input terminal AY of circuit block 2A and to the input terminal of AND gate 9. The output terminal AO1 of the circuit block 2A is connected to the AND gate 10, and the output terminal of the OR gate 12 is connected to the output terminal O1 .
ANDゲート１３には、入力端子I1が接続され
ると共に、この入力端子I1が回路ブロツク２Ａの
入力端子AI1に接続される。ANDゲート１４に
は、回路ブロツク２Ａの出力端子AXが接続さ
れ、ORゲート１６の出力端子が回路ブロツク２
Ｂの入力端子BY及びANDゲート１７の入力端
子に接続される。ANDゲート１８には、回路ブ
ロツク２Ｂの出力端子BO2が接続され、ORゲー
ト２０の出力端子が出力端子O2に接続される。 An input terminal I 1 is connected to the AND gate 13, and this input terminal I 1 is connected to an input terminal AI 1 of the circuit block 2A. The AND gate 14 is connected to the output terminal AX of the circuit block 2A, and the output terminal of the OR gate 16 is connected to the circuit block 2A.
It is connected to the input terminal BY of B and the input terminal of AND gate 17. The AND gate 18 is connected to the output terminal BO 2 of the circuit block 2B, and the output terminal of the OR gate 20 is connected to the output terminal O 2 .
上述の切替えゲート３は、端子間の接続をテス
トモード信号TSTA、TSTBによつて切替える
ものである。通常動作時では、テストモード信号
TSTA、TSTBの両者が共にＬ（ローレベル）と
される。したがつて、ANDゲート５，９，１３，
１７が禁止状態となり、ANDゲート６，１０，
１４，１８が通過状態となる。これによつて、第
３図Ａの等価回路で示すように、入力端子I1及び
回路ブロツク２Ａの入力端子AI1並びに入力端子
I2及び回路ブロツク２Ｂの入力端子BI2が接続さ
れる。また、ANDゲート１４及びORゲート１６
を介して端子AX及び端子BY間が接続されると
共に、ANDゲート６及びORゲート８を介して端
子BX及び端子AY間が接続される。更に、回路
ブロツク２Ａの出力端子AO1がANDゲート１０
及びORゲート１２を介して出力端子O1に接続さ
れ、回路ブロツク２Ｂの出力端子BO2がANDゲ
ート１８及びORゲート２０を介して出力端子O2
に接続される。この通常動作時では、LSI１の入
力端子I1及びI2から供給される２ビツトのデイジ
タル信号が回路ブロツク２Ａ及び２Ｂの論理によ
り処理され、出力端子O1及びO2に取り出される。 The above-mentioned switching gate 3 switches the connection between the terminals using the test mode signals TSTA and TSTB. During normal operation, the test mode signal
Both TSTA and TSTB are set to L (low level). Therefore, AND gates 5, 9, 13,
17 becomes prohibited, AND gates 6, 10,
14 and 18 are in a passing state. As a result, as shown in the equivalent circuit of FIG. 3A, the input terminal I1 and the input terminal AI1 of the circuit block 2A and the input terminal
I 2 and input terminal BI 2 of circuit block 2B are connected. Also, AND gate 14 and OR gate 16
The terminal AX and the terminal BY are connected through the AND gate 6 and the OR gate 8, and the terminal BX and the terminal AY are connected through the AND gate 6 and the OR gate 8. Furthermore, the output terminal AO 1 of the circuit block 2A is connected to the AND gate 10.
and the output terminal BO 2 of the circuit block 2B is connected to the output terminal O 2 via the AND gate 18 and the OR gate 20 .
connected to. During this normal operation, 2-bit digital signals supplied from the input terminals I1 and I2 of the LSI 1 are processed by the logic of the circuit blocks 2A and 2B and taken out to the output terminals O1 and O2 .
テスト動作時には、テストモード信号TSTA、
TSTBの一方がＬとされる。回路ブロツク２Ａ
のテストを行なう場合では、（TSTA＝Ｈ（高レ
ベル）、TSTB＝Ｌ）とされると共に、入力端子
I1及びI2にテストベクトルが供給される。この入
力端子I2には、回路ブロツク２Ｂの出力端子BX
に出力されるデイジタル信号と対応するテストベ
クトルが供給される。 During test operation, test mode signal TSTA,
One side of TSTB is set to L. Circuit block 2A
When testing, (TSTA=H (high level), TSTB=L) and the input terminal
Test vectors are supplied to I 1 and I 2 . This input terminal I2 has an output terminal BX of circuit block 2B.
A test vector corresponding to the digital signal outputted to the test vector is provided.
（TSTA＝Ｈ、TSTB＝Ｌ）の時には、AND
ゲート６，１８，９，１３が禁止状態となり、
ANDゲート５，１７，１０，１４が通過状態と
なる。したがつて、第３図Ｂの等価回路に示すよ
うに、入力端子I1及び端子AI1が接続され、出力
端子AO1及び出力端子O1が接続され、入力端子I2
がANDゲート５及びORゲート８を介して端子
AYに接続され、端子AXがANDゲート１４、
ORゲート１６、ANDゲート１７及びORゲート
２０を介して出力端子O2に接続される。回路ブ
ロツク２Ｂの入力端子BI2及びBYが夫々入力端
子I2及び回路ブロツク２Ａの出力端子AXと接続
されるが、回路ブロツク２Ｂからは、何等、出力
が取り出されず、この入力は、無視できる。第３
図Ｂから明らかなように、入力端子I1及びI2から
テスベクトルを供給し、出力端子O1及びO2から
の出力を期待値と照合することにより、LSI１内
の回路ブロツク２Ａの単独のテストを行なうこと
ができる。 (TSTA=H, TSTB=L), AND
Gates 6, 18, 9, and 13 are prohibited,
AND gates 5, 17, 10, and 14 are in a passing state. Therefore, as shown in the equivalent circuit of FIG. 3B, input terminal I 1 and terminal AI 1 are connected, output terminal AO 1 and output terminal O 1 are connected, and input terminal I 2
is connected to the terminal via AND gate 5 and OR gate 8
connected to AY, terminal AX is AND gate 14,
It is connected to the output terminal O 2 via an OR gate 16, an AND gate 17, and an OR gate 20. Although the input terminals BI 2 and BY of the circuit block 2B are respectively connected to the input terminal I 2 and the output terminal AX of the circuit block 2A, no output is taken out from the circuit block 2B, and this input can be ignored. Third
As is clear from FIG . Tests can be performed.
（TSTA＝Ｌ、TSTB＝Ｈ）の時には、入力
端子I1及びI2にテストベクトルが供給され、LSI
１内の回路ブロツク２Ｂのテストが行なわれる。
入力端子I1には、回路ブロツク２Ａの出力端子
AXから出力されるデイジタル信号と対応するテ
ストベクトルが供給される。 (TSTA=L, TSTB=H), the test vector is supplied to the input terminals I1 and I2 , and the LSI
The circuit block 2B within the circuit block 1 is tested.
Input terminal I1 is the output terminal of circuit block 2A.
A test vector corresponding to the digital signal output from AX is provided.
この時は、ANDゲート５，１７，１０，１４
が禁止状態となり、ANDゲート６，１８，９，
１３が通過状態となる。したがつて、第３図Ｃの
等価回路に示すように、入力端子I2が入力端子
BI2に接続され、出力端子BO2が出力端子O2に接
続され、回路ブロツク２Ｂの出力端子BXが
ANDゲート６、ORゲート８、ANDゲート９及
びORゲート１２を介して出力端子O1に接続さ
れ、入力端子I1がANDゲート１３及びORゲート
１６を介して回路ブロツク２Ｂの入力端子BYに
接続される。回路ブロツク２Ａの入力端子AI1及
びAYが夫々入力端子I1及び回路ブロツク２Ｂの
出力端子BXと接続されるが、回路ブロツク２Ａ
からは、何等、出力が取り出されず、この入力
は、無視できる。この第３図Ｃから明らかなよう
に、入力端子I1及びI2からテストベクトルを供給
し、出力端子O1及びO2からの出力を期待値と照
合することにより、LSI１内の回路ブロツク２Ｂ
の単独のテストを行なうことができる。 At this time, AND gates 5, 17, 10, 14
becomes prohibited, AND gates 6, 18, 9,
13 is in a passing state. Therefore, as shown in the equivalent circuit of FIG. 3C, the input terminal I2 is the input terminal
BI 2 , output terminal BO 2 is connected to output terminal O 2 , and output terminal BX of circuit block 2B is connected to
It is connected to the output terminal O1 via AND gate 6, OR gate 8, AND gate 9 and OR gate 12, and the input terminal I1 is connected to the input terminal BY of circuit block 2B via AND gate 13 and OR gate 16. be done. Input terminals AI 1 and AY of circuit block 2A are connected to input terminal I 1 and output terminal BX of circuit block 2B, respectively.
No output is taken from , and this input can be ignored. As is clear from FIG. 3C, by supplying test vectors from input terminals I 1 and I 2 and comparing outputs from output terminals O 1 and O 2 with expected values,
A standalone test can be performed.
「応用例」
上述の一実施例と異なり、LSI内の回路群を３
個以上の回路ブロツクに分割するようにしても良
い。この場合、ひとつの回路ブロツクと２個以上
の他の回路ブロツクとの間で信号の授受が行なわ
れるようにしても良い。また、回路ブロツク間の
信号の入出力がなされる端子の数は、LSIの入力
端子の数よりも多くならないことが望ましい。し
たがつて、ブロツク間の信号線の本数がなるべく
少なくするように、LSI内の回路群を複数の回路
ブロツクに分割することにより、LSIの端子の個
数の増大を抑えることができる。更に、テストベ
クトルをシリアルに入力してLSIの内部でパラレ
ルデータに変換するようにしても良い。“Application example” Unlike the above-mentioned example, three circuit groups in the LSI are used.
The circuit may be divided into more than one circuit block. In this case, signals may be exchanged between one circuit block and two or more other circuit blocks. Furthermore, it is desirable that the number of terminals through which signals are input and output between circuit blocks is not greater than the number of input terminals of the LSI. Therefore, by dividing the circuit group within an LSI into a plurality of circuit blocks so as to minimize the number of signal lines between blocks, it is possible to suppress an increase in the number of terminals of the LSI. Furthermore, the test vector may be input serially and converted into parallel data inside the LSI.
「発明の効果」
この発明に依れば、集積回路内の回路群を複数
に分割してなる回路ブロツクごとにテストを行な
うことができる。したがつて、テストベクトル
は、各回路ブロツクごとに発生すれば良く、テス
トベクトルが長大となることを防止でき、テスト
に要する時間を短縮化することができる。また、
故障検出率の低下を防止でき、更に、期待値を形
成するための論理シユミレーシヨンが簡単となる
利点がある。[Effects of the Invention] According to the present invention, it is possible to test each circuit block formed by dividing a circuit group in an integrated circuit into a plurality of parts. Therefore, a test vector need only be generated for each circuit block, which can prevent test vectors from becoming too large and can shorten the time required for testing. Also,
This has the advantage that it is possible to prevent a decrease in the failure detection rate, and furthermore, the logical simulation for forming the expected value is simple.
第１図はこの発明の一実施例のブロツク図、第
２図はこの発明の一実施例における切替えゲート
の接続図、第３図はこの発明の一実施例の動作説
明に用いる等価回路のブロツク図である。
１……LSI、２Ａ，２Ｂ……回路ブロツク、３
……切替えゲート、４Ａ，４Ｂ……テストモード
信号の入力端子。
Fig. 1 is a block diagram of an embodiment of this invention, Fig. 2 is a connection diagram of a switching gate in an embodiment of this invention, and Fig. 3 is a block diagram of an equivalent circuit used to explain the operation of an embodiment of this invention. It is a diagram. 1...LSI, 2A, 2B...Circuit block, 3
...Switching gate, 4A, 4B...Test mode signal input terminal.
Claims (1)
群を複数の回路ブロツクに分割した時の切替えゲ
ートを上記回路群と共に形成し、上記切替えゲー
トに上記複数の回路ブロツクの１個を選択する信
号を供給し、この選択された回路ブロツクに対す
る上記集積回路内の他の回路ブロツクからの入力
信号に代えて、上記集積回路の入力端子からのテ
ストベクトルの一部で上記切替えゲートを介され
たものを供給し、上記他の回路ブロツクに入力さ
れるべき上記選択された回路ブロツクの出力信号
を上記切替えゲートを介して上記他の回路ブロツ
クの出力に導き、上記選択された回路ブロツクの
テストを行なうようにしたテスト機能を有する集
積回路。1. In one integrated circuit, a switching gate is formed together with the circuit group when the circuit group in this integrated circuit is divided into a plurality of circuit blocks, and one of the plurality of circuit blocks is selected for the switching gate. A part of the test vector from the input terminal of the integrated circuit is supplied to the selected circuit block through the switching gate instead of an input signal from another circuit block in the integrated circuit. The output signal of the selected circuit block to be input to the other circuit block is guided to the output of the other circuit block via the switching gate, and the selected circuit block is tested. An integrated circuit with test functions designed to perform
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148138A JPS60148138A (en) | 1985-08-05 |
| JPH0583877B2 true JPH0583877B2 (en) | 1993-11-29 |
Family
ID=11587425
Family Applications (1)
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|---|---|---|---|
| JP59004560A Granted JPS60148138A (en) | 1984-01-13 | 1984-01-13 | Integrated circuit having testing function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148138A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
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1984
- 1984-01-13 JP JP59004560A patent/JPS60148138A/en active Granted
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Also Published As
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| JPS60148138A (en) | 1985-08-05 |
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