JPS634318Y2 - - Google Patents
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- Publication number
- JPS634318Y2 JPS634318Y2 JP8775183U JP8775183U JPS634318Y2 JP S634318 Y2 JPS634318 Y2 JP S634318Y2 JP 8775183 U JP8775183 U JP 8775183U JP 8775183 U JP8775183 U JP 8775183U JP S634318 Y2 JPS634318 Y2 JP S634318Y2
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- Japan
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- write
- signal
- written
- signals
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Description
【考案の詳細な説明】
本考案はデジタル信号記憶装置に係り、デジタ
ル信号を時分割的に順次複数のメモリに書込む構
成とし、書込み処理の比較的遅いメモリを用い得
るデジタル信号記憶装置を提供とすることを目的
とする。
ル信号を時分割的に順次複数のメモリに書込む構
成とし、書込み処理の比較的遅いメモリを用い得
るデジタル信号記憶装置を提供とすることを目的
とする。
デジタル化されたビデオ信号をメモリに書込む
際、一般には高速書込み処理可能なメモリを必要
とするので、比較的低速の書込み処理しか行ない
得ない例えばダイナミツクRAM等を使用し得な
い。たのため、従来のビデオ信号記憶装置は、必
然的に高速書込み処理可能な高価なメモリを用い
るか高速→低速のバツフア・メモリを用いざるを
得ず、安価に構成し得ない欠点があつた。
際、一般には高速書込み処理可能なメモリを必要
とするので、比較的低速の書込み処理しか行ない
得ない例えばダイナミツクRAM等を使用し得な
い。たのため、従来のビデオ信号記憶装置は、必
然的に高速書込み処理可能な高価なメモリを用い
るか高速→低速のバツフア・メモリを用いざるを
得ず、安価に構成し得ない欠点があつた。
本考案は上記欠点を除去したものであり、以
下、図面と共にその一実施例について説明する。
下、図面と共にその一実施例について説明する。
第１図は本考案になるデジタル信号記憶装置の
一実施例のブロツク系統図を示す。同図中、１〜
３は夫々ダイナミツクRAMで、夫々横方向アド
レスA0〜A225及び縦方向アドレス（図示せず）
に対応したデータ格納エリアを有する。水晶発振
器４からの例えば12MHzのサンプリング信号ａ
（第２図Ａ）は分周回路５にて夫々1/3分周され、
第２図Ｂ〜Ｄに示す如きタイミングを夫々ずらさ
れた書込信号（CAS信号）ｂ〜ｄとされてRAM
１〜３に供給される。
一実施例のブロツク系統図を示す。同図中、１〜
３は夫々ダイナミツクRAMで、夫々横方向アド
レスA0〜A225及び縦方向アドレス（図示せず）
に対応したデータ格納エリアを有する。水晶発振
器４からの例えば12MHzのサンプリング信号ａ
（第２図Ａ）は分周回路５にて夫々1/3分周され、
第２図Ｂ〜Ｄに示す如きタイミングを夫々ずらさ
れた書込信号（CAS信号）ｂ〜ｄとされてRAM
１〜３に供給される。
一方、デジタルビデオ信号源６からのデジタル
ビデオ信号はRAM１〜３に同時に供給される。
又、カウンタ７からは横方向アドレス指定情報及
び縦方向アドレス指定情報が出力され、RAM１
〜３の横方向アドレスA0〜A225及び縦方向アド
レス（図示せず）に夫々供給される。
ビデオ信号はRAM１〜３に同時に供給される。
又、カウンタ７からは横方向アドレス指定情報及
び縦方向アドレス指定情報が出力され、RAM１
〜３の横方向アドレスA0〜A225及び縦方向アド
レス（図示せず）に夫々供給される。
デジタルビデオ信号は、第３図に示す如く、再
生画面上各画素情報イ，ロ，ハ，ニ，…から構成
されているものとする。この場合、ダイナミツク
RAMは一般に上記の如く12MHzもの高速で書込
み処理を行ない得ないため、１個のダイナミツク
RAMでは12MHzの信号ａをそのまま書込み信号
として用いて各画素情報イ，ロ，ハ，ニ，…を書
込み得ない。
生画面上各画素情報イ，ロ，ハ，ニ，…から構成
されているものとする。この場合、ダイナミツク
RAMは一般に上記の如く12MHzもの高速で書込
み処理を行ない得ないため、１個のダイナミツク
RAMでは12MHzの信号ａをそのまま書込み信号
として用いて各画素情報イ，ロ，ハ，ニ，…を書
込み得ない。
そこで、本考案では各画素情報イ，ロ，ハ，…
を３個のダイナミツクRAM１〜３に時分割的に
分けて書込む。デジタルビデオ信号の画素情報イ
は分周回路５からの書込み信号ｂの立下りから期
間W1内においてRAM１における縦方向アドレス
第１列目、横方向アドレスA0に対応したエリア
に書込まれ、画素情報ロは書込み信号ｃの立下り
から期間W2内においてRAM２における同アドレ
スA0に対応したエリアに書込まれ、画素情報ハ
は書込み信号ｄの立下りから期間W3内において
RAM３における同アドレスA0に対応したエリア
に書込まれる。
を３個のダイナミツクRAM１〜３に時分割的に
分けて書込む。デジタルビデオ信号の画素情報イ
は分周回路５からの書込み信号ｂの立下りから期
間W1内においてRAM１における縦方向アドレス
第１列目、横方向アドレスA0に対応したエリア
に書込まれ、画素情報ロは書込み信号ｃの立下り
から期間W2内においてRAM２における同アドレ
スA0に対応したエリアに書込まれ、画素情報ハ
は書込み信号ｄの立下りから期間W3内において
RAM３における同アドレスA0に対応したエリア
に書込まれる。
画素情報イ〜ハが夫々RAM１〜３における縦
方向アドレス第１列目、横方向アドレスA0に対
応したエリアに書込まれると、分周回路５からは
第２図Ｅに示す横方向インクリメント命令信号ｅ
が取出されてカウンタ７に供給され、カウンタ７
からの横方向アドレス指定情報は１インクリメン
トされる。これにより、上記の場合と同様にし
て、画素情報ニは書込み信号ｂによつてRAM１
における縦方向アドレス第１列目、横方向アドレ
スA1のエリアに、画素情報ホは書込み信号ｃに
よつてRAM２における同アドレスA1のエリア
に、画素情報ヘは書込み信号ｄによつてRAM３
における同アドレスA1のエリアに夫々書込まれ
る。
方向アドレス第１列目、横方向アドレスA0に対
応したエリアに書込まれると、分周回路５からは
第２図Ｅに示す横方向インクリメント命令信号ｅ
が取出されてカウンタ７に供給され、カウンタ７
からの横方向アドレス指定情報は１インクリメン
トされる。これにより、上記の場合と同様にし
て、画素情報ニは書込み信号ｂによつてRAM１
における縦方向アドレス第１列目、横方向アドレ
スA1のエリアに、画素情報ホは書込み信号ｃに
よつてRAM２における同アドレスA1のエリア
に、画素情報ヘは書込み信号ｄによつてRAM３
における同アドレスA1のエリアに夫々書込まれ
る。
このような動作が繰返されることにより、各画
素情報はRAM１〜３における縦方向アドレス第
１列目、横方向アドレスA0〜A255に対応したエ
リアに順次書込まれる。これが終了すると分周回
路５からは縦方向インクリメント命令信号が取出
され、カウンタ７からの縦方向アドレス指定情報
は１インクリメントされる。上記の場合と同様
に、各画素情報はRAM１〜３における縦方向ア
ドレス第２列目、横方向アドレスA0〜A7に対応
したエリアに順次書込まれる。
素情報はRAM１〜３における縦方向アドレス第
１列目、横方向アドレスA0〜A255に対応したエ
リアに順次書込まれる。これが終了すると分周回
路５からは縦方向インクリメント命令信号が取出
され、カウンタ７からの縦方向アドレス指定情報
は１インクリメントされる。上記の場合と同様
に、各画素情報はRAM１〜３における縦方向ア
ドレス第２列目、横方向アドレスA0〜A7に対応
したエリアに順次書込まれる。
なお、読出しの際、RAM１〜３の各エリアに
書込まれていたビデオ信号は、読出し信号により
夫々時分割的にシリーズに読出され、出力端子８
より取出される。
書込まれていたビデオ信号は、読出し信号により
夫々時分割的にシリーズに読出され、出力端子８
より取出される。
又、ダイナミツクRAMの数は３個に限定され
るものではなく、例えば、２個或いは４個以上で
もよい。この場合、その数を多く構成する程書込
み処理が低速のものを用い得る。
るものではなく、例えば、２個或いは４個以上で
もよい。この場合、その数を多く構成する程書込
み処理が低速のものを用い得る。
上述の如く、本考案になるデジタル信号記憶装
置は、サンプリング信号を分周し、全てサンプリ
ング信号の周波数よりも低い同じ周波数で、夫々
書込みタイミングが異なりしかも全体としての書
込み周期が一定の複数の書込み信号を取出す回路
と、複数の書込み信号によりデジタル信号を時分
割的に一定の周期で順次書込まれる複数のメモリ
とにて構成したため、メモリとしては書込み処理
の比較的遅い安価なダイナミツクRAMを用い
得、サンプリング信号をそのまま書込み信号とし
て用い、書込み処理の速い高価なメモリを用いな
ければならなかつた従来装置に比して安価に構成
し得る等の特長を有する。
置は、サンプリング信号を分周し、全てサンプリ
ング信号の周波数よりも低い同じ周波数で、夫々
書込みタイミングが異なりしかも全体としての書
込み周期が一定の複数の書込み信号を取出す回路
と、複数の書込み信号によりデジタル信号を時分
割的に一定の周期で順次書込まれる複数のメモリ
とにて構成したため、メモリとしては書込み処理
の比較的遅い安価なダイナミツクRAMを用い
得、サンプリング信号をそのまま書込み信号とし
て用い、書込み処理の速い高価なメモリを用いな
ければならなかつた従来装置に比して安価に構成
し得る等の特長を有する。
第１図は本考案装置の一実施例のブロツク系統
図、第２図Ａ〜Ｅは本考案装置の動作説明用信号
波形図、第３図はデジタルビデオ信号の画素情報
を示す図である。 １〜３……ダイナミツクRAM、４……水晶発
振器、５……分周回路、６……デジタルビデオ信
号源、７……カウンタ。
図、第２図Ａ〜Ｅは本考案装置の動作説明用信号
波形図、第３図はデジタルビデオ信号の画素情報
を示す図である。 １〜３……ダイナミツクRAM、４……水晶発
振器、５……分周回路、６……デジタルビデオ信
号源、７……カウンタ。
Claims (1)
- デジタル信号を所定周波数のサンプリング信号
を用いてメモリに書込むデジタル信号記憶装置に
おいて、該サンプリング信号を分周し、全て該サ
ンプリング信号の周波数よりも低い同じ周波数
で、夫々書込みタイミングが異なりしかも全体と
しての書込み周期が一定の複数の書込み信号を取
出す回路と、該複数の書込み信号により該デジタ
ル信号を時分割的に一定の周期で順次書込まれる
複数のメモリとよりなるデジタル信号記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775183U JPS59194198U (ja) | 1983-06-08 | 1983-06-08 | デジタル信号記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775183U JPS59194198U (ja) | 1983-06-08 | 1983-06-08 | デジタル信号記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194198U JPS59194198U (ja) | 1984-12-24 |
| JPS634318Y2 true JPS634318Y2 (ja) | 1988-02-03 |
Family
ID=30217667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8775183U Granted JPS59194198U (ja) | 1983-06-08 | 1983-06-08 | デジタル信号記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194198U (ja) |
-
1983
- 1983-06-08 JP JP8775183U patent/JPS59194198U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194198U (ja) | 1984-12-24 |
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