JPS6342545A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6342545A JPS6342545A JP61186669A JP18666986A JPS6342545A JP S6342545 A JPS6342545 A JP S6342545A JP 61186669 A JP61186669 A JP 61186669A JP 18666986 A JP18666986 A JP 18666986A JP S6342545 A JPS6342545 A JP S6342545A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- line
- control unit
- fifo
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 title claims description 10
- 230000005540 biological transmission Effects 0.000 claims abstract description 140
- 230000015654 memory Effects 0.000 claims abstract description 90
- 230000002457 bidirectional effect Effects 0.000 abstract description 12
- 230000002093 peripheral effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 101500028161 Homo sapiens Tumor necrosis factor-binding protein 1 Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 102400000089 Tumor necrosis factor-binding protein 1 Human genes 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 102220231544 rs281865209 Human genes 0.000 description 1
- PFBLRDXPNUJYJM-UHFFFAOYSA-N tert-butyl 2-methylpropaneperoxoate Chemical compound CC(C)C(=O)OOC(C)(C)C PFBLRDXPNUJYJM-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信制御装置の仕様変更の対応手段に関する
。
。
本発明は、回線共通制御部で回線アダプタと上位装置と
の間の経路が設定される通信制御装置において、 回線共通制御部と回線アダプタとの間に先入れ先出しメ
モリを挿入することにより、 回線アダプタの仕様変更にかかわるハードウェアの変更
を最小限にとどめることができるようにしたものである
。
の間の経路が設定される通信制御装置において、 回線共通制御部と回線アダプタとの間に先入れ先出しメ
モリを挿入することにより、 回線アダプタの仕様変更にかかわるハードウェアの変更
を最小限にとどめることができるようにしたものである
。
この種の通信制御装置は、回線共通制御部が複数の回線
アダプタからの処理要求を順次スキャンし、処理要求が
あれば該当する回線アダプタに対し送信データの送出、
受信データの引取り、回線制御コマンドの送出および回
線状態レジスタの読出しなどを行い、複数の回線を一括
管理する。
アダプタからの処理要求を順次スキャンし、処理要求が
あれば該当する回線アダプタに対し送信データの送出、
受信データの引取り、回線制御コマンドの送出および回
線状態レジスタの読出しなどを行い、複数の回線を一括
管理する。
したがって高速の回線アダプタを実装した場合あるいは
回線アダプタを多数実装した場合は、その都度回線共通
制御部を設計し直して処理能力を増強するか、回線共通
制御部と回線アダプタを接続するバスのビット幅を広く
する必要があった。
回線アダプタを多数実装した場合は、その都度回線共通
制御部を設計し直して処理能力を増強するか、回線共通
制御部と回線アダプタを接続するバスのビット幅を広く
する必要があった。
本発明は、このような欠点を除去するもので、ハードウ
ェアの変更を最小限にとどめることのできる通信制御装
置を堤供することを目的とする。
ェアの変更を最小限にとどめることのできる通信制御装
置を堤供することを目的とする。
本発明は、複数の通信回路のそれぞれに接続された回線
アダプタと、上位装置とこの回線アダプタとの間の経路
を設定する回線共通制御部とを備えた通信制御装置にお
いて、上記回線共通制御部と上記回線アダプタとの間の
送信経路に挿入された先入れ先出しメモリである第一の
メモリと、上記回線共通制御部と上記回線アダプタとの
間の受信経路に挿入された先入れ先出しメモリである第
二のメモリと、上記第一および第二のメモリを制御する
制御手段とを備えたことを特徴とする。
アダプタと、上位装置とこの回線アダプタとの間の経路
を設定する回線共通制御部とを備えた通信制御装置にお
いて、上記回線共通制御部と上記回線アダプタとの間の
送信経路に挿入された先入れ先出しメモリである第一の
メモリと、上記回線共通制御部と上記回線アダプタとの
間の受信経路に挿入された先入れ先出しメモリである第
二のメモリと、上記第一および第二のメモリを制御する
制御手段とを備えたことを特徴とする。
第一実施例では、送信時には、送信制御情報を含めて予
め定めた一定のキャラクタ数の送信データを連続して回
線共通制御部から送信ＦＩＦＯへ転送し、回線アダプタ
からの送信要求がある毎に送信制御情報に従って送信Ｆ
ＩＦＯメモリから１キヤラクタずつ取り出して回線アダ
プタへ転送する。
め定めた一定のキャラクタ数の送信データを連続して回
線共通制御部から送信ＦＩＦＯへ転送し、回線アダプタ
からの送信要求がある毎に送信制御情報に従って送信Ｆ
ＩＦＯメモリから１キヤラクタずつ取り出して回線アダ
プタへ転送する。
また、受信時には回線アダプタからの受信要求がある毎
に回線アダプタから１キヤラクタを読出し、受信ＦＩＦ
Ｏメそりにスタックし、受信ＦＩＦＯメモリにあらかじ
め定めた一定のキャラクタ数の受信データがスタックさ
れると、回線共通制御２１部に受信データと受信制御情
報を順次連続して引取らせる。
に回線アダプタから１キヤラクタを読出し、受信ＦＩＦ
Ｏメそりにスタックし、受信ＦＩＦＯメモリにあらかじ
め定めた一定のキャラクタ数の受信データがスタックさ
れると、回線共通制御２１部に受信データと受信制御情
報を順次連続して引取らせる。
第二実施例では、送信時には、送信データにキャラクタ
単位の有効表示フラグを付加し、あらかじめ定めた一定
のキャラクタ数の送信データを連続して回線共通制御部
から送信ＦＩＦＯメモリへ転送し、回線アダプタからの
送信要求がある毎に送信ＦＩＦＯメモリから１キヤラク
タずつ取り出して、有効表示フラグに基づいて有効キャ
ラクタのみを回線アダプタへ転送する。
単位の有効表示フラグを付加し、あらかじめ定めた一定
のキャラクタ数の送信データを連続して回線共通制御部
から送信ＦＩＦＯメモリへ転送し、回線アダプタからの
送信要求がある毎に送信ＦＩＦＯメモリから１キヤラク
タずつ取り出して、有効表示フラグに基づいて有効キャ
ラクタのみを回線アダプタへ転送する。
また、受信時には、回線アダプタからの受信要求がある
毎に回線アダプタから１キヤラクタを読出し、受信ＦＩ
ＦＯメモリに有効表示フラグを付加してスタックし、受
信ＦＩＦＯメそりに予め定めた一定のキャラクタ数の受
信データがスタックされると、回線共通制御部に受信デ
ータを順次連続して引取らせる。
毎に回線アダプタから１キヤラクタを読出し、受信ＦＩ
ＦＯメモリに有効表示フラグを付加してスタックし、受
信ＦＩＦＯメそりに予め定めた一定のキャラクタ数の受
信データがスタックされると、回線共通制御部に受信デ
ータを順次連続して引取らせる。
以下、本発明実施例を図面に基づいて説明する。
第１図は本発明の一実施例の構成を示すブロック構成図
である。この実施例装置は、マイクロプロセッサ（以下
、ＭＰという。）６と、回線毎に送受信データを一時保
持すると共にマイクロプログラムを格納するメモリであ
るバッファメモリ （以下、ＢＭという。）５と、図外
の上位装置のメインメモリと８Ｍ５とのデータ転送制御
を行うインタフェース制御部（以下、ＩＦｃという。）
４と、回線対応の送信ＦＩＦＯメモリと受信ＦＩＦＯメ
モリを含むＦＩＦＯ制御部１−１ないし１−８と、回線
アダプタ２−１ないし２−８と、ＭＰ６の指示により８
Ｍ５とＦ Ｉ Ｆ Ｏｉｄｌ ′Ｂ部１−１ないし１−
８との送受信制御を行う回線共通制御部３と、プロセッ
サバス１００と、回線共通制御部３とＦＩＦＯ制御部１
−１ないし１−８とを接続するデータバス２００と、Ｆ
ＩＦＯ制御部１−１ないし１−８とそれぞれ対応する回
線アダプタを接続するデータバス３００−１ないし３０
０−８とを備える。ここでは、ＦＩＦＯ制御部１−２な
いし１−８および回線アダプタ２−２ないし２−８は、
それぞれＦＩＦＯ制御部１−１および回線アダプタ２−
１と同一の機能である。
である。この実施例装置は、マイクロプロセッサ（以下
、ＭＰという。）６と、回線毎に送受信データを一時保
持すると共にマイクロプログラムを格納するメモリであ
るバッファメモリ （以下、ＢＭという。）５と、図外
の上位装置のメインメモリと８Ｍ５とのデータ転送制御
を行うインタフェース制御部（以下、ＩＦｃという。）
４と、回線対応の送信ＦＩＦＯメモリと受信ＦＩＦＯメ
モリを含むＦＩＦＯ制御部１−１ないし１−８と、回線
アダプタ２−１ないし２−８と、ＭＰ６の指示により８
Ｍ５とＦ Ｉ Ｆ Ｏｉｄｌ ′Ｂ部１−１ないし１−
８との送受信制御を行う回線共通制御部３と、プロセッ
サバス１００と、回線共通制御部３とＦＩＦＯ制御部１
−１ないし１−８とを接続するデータバス２００と、Ｆ
ＩＦＯ制御部１−１ないし１−８とそれぞれ対応する回
線アダプタを接続するデータバス３００−１ないし３０
０−８とを備える。ここでは、ＦＩＦＯ制御部１−２な
いし１−８および回線アダプタ２−２ないし２−８は、
それぞれＦＩＦＯ制御部１−１および回線アダプタ２−
１と同一の機能である。
次に、第一の実施例装置の動作を第１図ないし第４図に
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を続出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を続出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。
ＭＰ６は８ＭＳ上のマイクロプログラムを実行し、ＩＦ
Ｃ４あるいは回線共通制御部３からの処理要求を受付け
、ＩＦＣ４あるいは回線共通制御部３へ制御コマンドを
発行する。またＭＰ６は８ＭＳ上に設けられた各回線対
応の送受信バッファ領域の管理を行う。回線共通制御部
３はＭＰ６からの制御コマンドによって起動される。
Ｃ４あるいは回線共通制御部３からの処理要求を受付け
、ＩＦＣ４あるいは回線共通制御部３へ制御コマンドを
発行する。またＭＰ６は８ＭＳ上に設けられた各回線対
応の送受信バッファ領域の管理を行う。回線共通制御部
３はＭＰ６からの制御コマンドによって起動される。
送信の場合は、送信の準備を行うコマンドを受領してＦ
ＩＦＯ制御部１−１および回線アダプタ２−１の送信部
を初期設定し、あらかじめ８ＭＳ上に設定された制御語
を読出し解読して、送信のＤＭＡ制御レジスタに送信デ
ータの転送開始アドレスおよび転送バイト数を設定する
。回線共通制御部３は回線スキャン中にＦＩＦＯ制御部
１−１からの送信要求を検出すると、送信のＤ Ｍ Ａ
ｉ％ｌＩ御レジ入レジスタて８Ｍ５から４バイト読出
して先頭に制御情報として送信制御情報を付加し、１バ
イトずつ５バイト連続してデータバス２００を介してＦ
ＩＦＯ制御部１−１に転送し、ＤＭＡ制御レジスタと転
送バイト数のカウンタを更新する。同様に、送信要求が
ある毎に５バイト連続してＦＩＦＯ制御部１−１にデー
タを送出し、送信終了時はＭＰ６に処理要求を行う。
ＩＦＯ制御部１−１および回線アダプタ２−１の送信部
を初期設定し、あらかじめ８ＭＳ上に設定された制御語
を読出し解読して、送信のＤＭＡ制御レジスタに送信デ
ータの転送開始アドレスおよび転送バイト数を設定する
。回線共通制御部３は回線スキャン中にＦＩＦＯ制御部
１−１からの送信要求を検出すると、送信のＤ Ｍ Ａ
ｉ％ｌＩ御レジ入レジスタて８Ｍ５から４バイト読出
して先頭に制御情報として送信制御情報を付加し、１バ
イトずつ５バイト連続してデータバス２００を介してＦ
ＩＦＯ制御部１−１に転送し、ＤＭＡ制御レジスタと転
送バイト数のカウンタを更新する。同様に、送信要求が
ある毎に５バイト連続してＦＩＦＯ制御部１−１にデー
タを送出し、送信終了時はＭＰ６に処理要求を行う。
一方、受信の場合は、受信の準備を行うコマンドをＭＰ
６から受領してＦＩＦＯ制御部１−１および回線アダプ
タ２−１の受信部を初期設定し、８ＭＳ上の受信バンフ
ァの書込み開始アドレスを要求し、確保した書込み開始
アドレスを受信のＤＭＡ制御レジスタに設定する。回線
共通制御部３は回線スキャン中にＦＩＦＯ制御部１−１
から受信要求を検出すると、ＦＩＦＯｆｊＪＪ御部１−
１から１バイトずつ５バイト連続して続出し、受信のＤ
Ｍ Ａ ｉｔ、ＩＩ御レジスタおよび受信制御情報に
従って８Ｍ５に受信データを書込み、ＤＭＡ制御レジス
タは更新される。ＦｘＦｏｌｌ？１部１−１から受信要
求がある毎にＤ Ｍ Ａ ｆｔｉ’Ｊ ｔｌｌレジスタ
を更新しながら８ＭＳ上に受信データを蓄積してゆき、
受信終了時はＭＰ６に処理要求を行う。
６から受領してＦＩＦＯ制御部１−１および回線アダプ
タ２−１の受信部を初期設定し、８ＭＳ上の受信バンフ
ァの書込み開始アドレスを要求し、確保した書込み開始
アドレスを受信のＤＭＡ制御レジスタに設定する。回線
共通制御部３は回線スキャン中にＦＩＦＯ制御部１−１
から受信要求を検出すると、ＦＩＦＯｆｊＪＪ御部１−
１から１バイトずつ５バイト連続して続出し、受信のＤ
Ｍ Ａ ｉｔ、ＩＩ御レジスタおよび受信制御情報に
従って８Ｍ５に受信データを書込み、ＤＭＡ制御レジス
タは更新される。ＦｘＦｏｌｌ？１部１−１から受信要
求がある毎にＤ Ｍ Ａ ｆｔｉ’Ｊ ｔｌｌレジスタ
を更新しながら８ＭＳ上に受信データを蓄積してゆき、
受信終了時はＭＰ６に処理要求を行う。
すなわち、送信の場合は、ＩＦＣ４を介して上位装置か
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部１へ転送され
る。また、受信の場合は、ＦＩＦｏＩＩＪ？１部１から
の受信データは回線共通制御部３によって８ＭＳ上に一
時蓄積され、ＩＦＣ４によって上位のメインメモリに転
送される。
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部１へ転送され
る。また、受信の場合は、ＦＩＦｏＩＩＪ？１部１から
の受信データは回線共通制御部３によって８ＭＳ上に一
時蓄積され、ＩＦＣ４によって上位のメインメモリに転
送される。
次に、本発明の特徴であるＦＩＦＯ制御部について説明
する。第２図はＦＩＦＯ制御部１−１のブロック図であ
り、第３図および第４図は送信制御情報（以下、ＴＢＰ
という。）および受信制御情報（以下、ＲＢＰという。
する。第２図はＦＩＦＯ制御部１−１のブロック図であ
り、第３図および第４図は送信制御情報（以下、ＴＢＰ
という。）および受信制御情報（以下、ＲＢＰという。
）のフォーマット図である。このＦＩＦＯ制御部１−１
は送信ＦＩＦＯメモリ１１−１と、受信ＦＩＦＯメモリ
１２−１と、双方向ドライバ１３〜１と、送信ＦＩＦＯ
メモリ１１−１から読出したＴＢＰを保持するレジスタ
（以下、ＴＢＰＲという。） １６−１と、受信ＦＩＦ
Ｏメモリ１２−１にＲＢＰを書込むレジスタ（以下、Ｒ
ＢＰＲという、）１７−１と、ＦＩＦＯｔｌＩ制御部１
−１のステータスレジスタ（以下、ＦＳＴＲという。）
１４−１と、回線アダプタ２−１のステータスを読出
して保持するレジスタ（以下、ＬＳＴＲという。） １
５−１と、制御回路１８−１と、回線共通制御部３への
割込み要求線４００−１と、回線アダプタ２−１からの
割込み要求線５００−１と、最終キャラクタを送出した
ことを回線アダプタ２−１にｔ警示するコマンド書込み
線６００−１とを備える。
は送信ＦＩＦＯメモリ１１−１と、受信ＦＩＦＯメモリ
１２−１と、双方向ドライバ１３〜１と、送信ＦＩＦＯ
メモリ１１−１から読出したＴＢＰを保持するレジスタ
（以下、ＴＢＰＲという。） １６−１と、受信ＦＩＦ
Ｏメモリ１２−１にＲＢＰを書込むレジスタ（以下、Ｒ
ＢＰＲという、）１７−１と、ＦＩＦＯｔｌＩ制御部１
−１のステータスレジスタ（以下、ＦＳＴＲという。）
１４−１と、回線アダプタ２−１のステータスを読出
して保持するレジスタ（以下、ＬＳＴＲという。） １
５−１と、制御回路１８−１と、回線共通制御部３への
割込み要求線４００−１と、回線アダプタ２−１からの
割込み要求線５００−１と、最終キャラクタを送出した
ことを回線アダプタ２−１にｔ警示するコマンド書込み
線６００−１とを備える。
回線共通制御部３からの送信データおよびＴＢＰと回線
共通制御部３への受信データおよびＲＢＰとはそれぞれ
送信ＦＩＦＯメモリｕ−ｉおよび受信ＦＩＦＯメモリ１
２−１にそれぞれスタックされるが、これら以外の制御
部ｔＵζよ、双方向ドライバ１３−１を介して回線共通
制御部３が回線アダプタ２−１に直接にリードまたはラ
イトする。
共通制御部３への受信データおよびＲＢＰとはそれぞれ
送信ＦＩＦＯメモリｕ−ｉおよび受信ＦＩＦＯメモリ１
２−１にそれぞれスタックされるが、これら以外の制御
部ｔＵζよ、双方向ドライバ１３−１を介して回線共通
制御部３が回線アダプタ２−１に直接にリードまたはラ
イトする。
まず、送信の場合について説明する。回線共通制御部３
からＦＩＦＯ制御部１−１へデータバス２００を介して
送信制御部のコマンドが送出されると、双方向ドライバ
１３−１を介して回線アダプタ２−１へ書込まれ、この
回線アダプタ２−１を送信状態にすると共に図外の制御
回路により送信の割込みマスクが解除され、送信ＦＩＦ
Ｏメモ１月１−１の残りのバイト数が５バイト以上あれ
ば、すなわち、送信データ４バイトおよびＴＢＰＩバイ
ト分の書込みが可能であれば、ＦＳＴＲ１４−１の送信
キャラクタ要求ビットをオン（論理「１」）にする。回
線共通制御部３はＦＩＦＯ制御部１−１ないし１−８を
スキャンしており、ＦＩＦＯ制御部１−１のスキャンで
割込み要求線４００−１により割込みを検出すると、回
線共通制御部３はＦ Ｓ Ｔ Ｒ１４−１を読出す、こ
のＦ Ｓ Ｔ Ｒ１４−１には、ＦＩＦＯ制御部１−１
から回線共通制御部３への送信キャラクタ要求ビットと
、受信キャラクタ引取り要求ビットと、回線アダプタ２
−１からの送受信割込みをそのまま表示する送信割込み
要求ビットと、受信割込み要求ビットと、周辺割込み要
求ビットとの５ビツトからなり、回線共通制御部３はＦ
ＳＴＲ１４−１を読出して送信キャラクタ要求ビットが
オンであれば、ＴＢＰと送信データとを連続して５バイ
ト送信ＦＩＦＯメモリ１１−１に書込む。送信ＦＩＦＯ
メモリ１１−１には、ＴＢＰ、ＴＣＲＯ，ＴＣＲ１、−
、ＴＣＲ３の順に送信データが書込まれる。ＴＢＰのＢ
Ｏがオンの場合はＴＣＲＯが有効な送信キャラクタであ
ることを示し、ＢＯがオフの場合はＴＣＲＯが無効デー
タであることを示す。同様に、Ｂ１とＴＣＲｌが対応し
、Ｂ２とＴＣＲ２が対応し、Ｂ３とＴＣＲ３に対応する
。
からＦＩＦＯ制御部１−１へデータバス２００を介して
送信制御部のコマンドが送出されると、双方向ドライバ
１３−１を介して回線アダプタ２−１へ書込まれ、この
回線アダプタ２−１を送信状態にすると共に図外の制御
回路により送信の割込みマスクが解除され、送信ＦＩＦ
Ｏメモ１月１−１の残りのバイト数が５バイト以上あれ
ば、すなわち、送信データ４バイトおよびＴＢＰＩバイ
ト分の書込みが可能であれば、ＦＳＴＲ１４−１の送信
キャラクタ要求ビットをオン（論理「１」）にする。回
線共通制御部３はＦＩＦＯ制御部１−１ないし１−８を
スキャンしており、ＦＩＦＯ制御部１−１のスキャンで
割込み要求線４００−１により割込みを検出すると、回
線共通制御部３はＦ Ｓ Ｔ Ｒ１４−１を読出す、こ
のＦ Ｓ Ｔ Ｒ１４−１には、ＦＩＦＯ制御部１−１
から回線共通制御部３への送信キャラクタ要求ビットと
、受信キャラクタ引取り要求ビットと、回線アダプタ２
−１からの送受信割込みをそのまま表示する送信割込み
要求ビットと、受信割込み要求ビットと、周辺割込み要
求ビットとの５ビツトからなり、回線共通制御部３はＦ
ＳＴＲ１４−１を読出して送信キャラクタ要求ビットが
オンであれば、ＴＢＰと送信データとを連続して５バイ
ト送信ＦＩＦＯメモリ１１−１に書込む。送信ＦＩＦＯ
メモリ１１−１には、ＴＢＰ、ＴＣＲＯ，ＴＣＲ１、−
、ＴＣＲ３の順に送信データが書込まれる。ＴＢＰのＢ
Ｏがオンの場合はＴＣＲＯが有効な送信キャラクタであ
ることを示し、ＢＯがオフの場合はＴＣＲＯが無効デー
タであることを示す。同様に、Ｂ１とＴＣＲｌが対応し
、Ｂ２とＴＣＲ２が対応し、Ｂ３とＴＣＲ３に対応する
。
次に、回線アダプタ２−１から割込み要求線５００−１
を介してＦＩＦＯ制御部１−１に割込み要求があると、
回線アダプタ２−１のステータスレジスタを読出しＬ
Ｓ Ｔ Ｒ１５−１に保持する。回線アダプタ２−１の
ステータスには、送信キャラクタ要求ビ・ノド、受信キ
ャラクタ引取り要求ビット、送信割込みビット、受信割
込みビットおよび周辺割込みビー／ ）からなるが、送
信割込みビット、受信割込みビ・ノドおよび周辺割込み
ビットはＬＳＴＲ１５〜１に読出すときと同時にＦ Ｓ
Ｔ Ｒ１４−１にもセットされる。
を介してＦＩＦＯ制御部１−１に割込み要求があると、
回線アダプタ２−１のステータスレジスタを読出しＬ
Ｓ Ｔ Ｒ１５−１に保持する。回線アダプタ２−１の
ステータスには、送信キャラクタ要求ビ・ノド、受信キ
ャラクタ引取り要求ビット、送信割込みビット、受信割
込みビットおよび周辺割込みビー／ ）からなるが、送
信割込みビット、受信割込みビ・ノドおよび周辺割込み
ビットはＬＳＴＲ１５〜１に読出すときと同時にＦ Ｓ
Ｔ Ｒ１４−１にもセットされる。
送信ＦＩＦＯメモリ１１−１に１バイト以上スタックさ
れていてかつＬ Ｓ Ｔ Ｒ１５−１に送信キャラクタ
要求ビットがセットされていると、制御回路１８−１に
よって送信ＦＩＦＯメモリ１１−１から１バイト続出し
Ｔ Ｂ Ｐ Ｒ１６−１にセットし、ＴＢＰＲ１６−１
にセ・ノドされたＴＢＰのＢＯがオンであれば、送信Ｆ
ＩＦＯメモリ１１−１から１バイト（ＴＣＲＯ）読出し
、データバス３００−１を介して回線アダプタ２−１の
送信キャラクタレジスタに書込み、ＬＳＴＲ１５−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、ＴＢＰのＢＯがオフであれば、送信Ｆ
ＩＦＯメモリ１１−１からＴＣＲＯの空読出しを行い、
ＴＢＰの８１がオンであれば、さらに１バイトＴＣＲＩ
を続出して回線アダプタ２−１の送信キャラクタレジス
タに書込む。この動作では、ＴＢＰのＢＯないしＢ３ま
で順次調べ、オンのＢｉに対応するＴＣＲｉを回線アダ
プタへ送出するようＴ ＣＲｉ−１まで空読みする。同
様にして、さらに回線アダプタ２−１から割込み要求を
ＬＳＴＲ１５−１に読出すと、送信ＦＩＦＯメモ１月１
−１から順次Ｔ ＣＲｉｌｌを読出してＴＣＲ３になる
まで回線アダプタ２−１に送信データを送出し、ＴＣＲ
３が送出されると次はＴＢＰがＴ Ｂ Ｐ Ｒ１６−１
に読出され、前記動作を繰り返す。
れていてかつＬ Ｓ Ｔ Ｒ１５−１に送信キャラクタ
要求ビットがセットされていると、制御回路１８−１に
よって送信ＦＩＦＯメモリ１１−１から１バイト続出し
Ｔ Ｂ Ｐ Ｒ１６−１にセットし、ＴＢＰＲ１６−１
にセ・ノドされたＴＢＰのＢＯがオンであれば、送信Ｆ
ＩＦＯメモリ１１−１から１バイト（ＴＣＲＯ）読出し
、データバス３００−１を介して回線アダプタ２−１の
送信キャラクタレジスタに書込み、ＬＳＴＲ１５−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、ＴＢＰのＢＯがオフであれば、送信Ｆ
ＩＦＯメモリ１１−１からＴＣＲＯの空読出しを行い、
ＴＢＰの８１がオンであれば、さらに１バイトＴＣＲＩ
を続出して回線アダプタ２−１の送信キャラクタレジス
タに書込む。この動作では、ＴＢＰのＢＯないしＢ３ま
で順次調べ、オンのＢｉに対応するＴＣＲｉを回線アダ
プタへ送出するようＴ ＣＲｉ−１まで空読みする。同
様にして、さらに回線アダプタ２−１から割込み要求を
ＬＳＴＲ１５−１に読出すと、送信ＦＩＦＯメモ１月１
−１から順次Ｔ ＣＲｉｌｌを読出してＴＣＲ３になる
まで回線アダプタ２−１に送信データを送出し、ＴＣＲ
３が送出されると次はＴＢＰがＴ Ｂ Ｐ Ｒ１６−１
に読出され、前記動作を繰り返す。
この一連の送信動作で、Ｔ Ｂ Ｐ Ｒ１６−１に読出
されたＴＢＰに従って回線アダプタへ順次送信キャラク
タを送出して有するＴＢＰのＢｉ以降Ｂ３まで全てオフ
の場合は、Ｂｉに対するＴＣＲｌからＴＣＲ３までは送
信ＦＩＦＯメモリ１１−１から空読出しを行って送信Ｆ
ＩＦＯメモリ１１−１から取り去る。また、ＴＢＰＲ１
６−１にセットされたＴＢＰのＥＯＣビットがオンの場
合は、ＴＢＰのＢＯからＢ３まで送信キャラクタの送出
または空読みを行った後に、回線アダプタ２−１に書込
み線６００−１および３００−１を介して送信終了のコ
マンドを送出する。また、制御回路により回線共通制御
部３から送信ＦＩＦＯメモリ１１−１に書込むバイト数
、すなわち「０」ないし「４」をカウントしており、こ
のカウント値が「０」の場合はＴＢＰが送信ＦＩＦＯメ
モ１月１−１に書込まれるタイミングであり、このＴＢ
ＰのＥＯＣビットを調査してオンであれば、前述の送信
割込みマスクをオンとし、ＴＢＰに続く４バイトの送信
データを送信ＦＩＦＯメそりに書込んだ後に、ＦＩＦＯ
制御部１−１から回線共通制御ｎ部３への送信要求を抑
止する。この送信の割込みマスクは、前述のように、書
込み線６００−１を介して送信終了のコマンドを回線ア
ダプタ２−１へ書込んだとき再び解除される。
されたＴＢＰに従って回線アダプタへ順次送信キャラク
タを送出して有するＴＢＰのＢｉ以降Ｂ３まで全てオフ
の場合は、Ｂｉに対するＴＣＲｌからＴＣＲ３までは送
信ＦＩＦＯメモリ１１−１から空読出しを行って送信Ｆ
ＩＦＯメモリ１１−１から取り去る。また、ＴＢＰＲ１
６−１にセットされたＴＢＰのＥＯＣビットがオンの場
合は、ＴＢＰのＢＯからＢ３まで送信キャラクタの送出
または空読みを行った後に、回線アダプタ２−１に書込
み線６００−１および３００−１を介して送信終了のコ
マンドを送出する。また、制御回路により回線共通制御
部３から送信ＦＩＦＯメモリ１１−１に書込むバイト数
、すなわち「０」ないし「４」をカウントしており、こ
のカウント値が「０」の場合はＴＢＰが送信ＦＩＦＯメ
モ１月１−１に書込まれるタイミングであり、このＴＢ
ＰのＥＯＣビットを調査してオンであれば、前述の送信
割込みマスクをオンとし、ＴＢＰに続く４バイトの送信
データを送信ＦＩＦＯメそりに書込んだ後に、ＦＩＦＯ
制御部１−１から回線共通制御ｎ部３への送信要求を抑
止する。この送信の割込みマスクは、前述のように、書
込み線６００−１を介して送信終了のコマンドを回線ア
ダプタ２−１へ書込んだとき再び解除される。
次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１へ書込ま
れると、受イε可能な状態になる。
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１へ書込ま
れると、受イε可能な状態になる。
回線アダプタ２−１で１キヤラクタを受信すると、ＦＩ
ＦＯ制御部１−１に割込み要求線５ｏｏ−ｉを介して処
理要求を行う。ＦＩＦＯ制御部１−１はこの割込みを検
出すると、ＬＳＴＲ１５−１に回線アダプタ２−１のス
テータスを続出してセントし、ステータスの受信キャラ
クタ引取り要求ビットがオンであれば、回線アダプタ２
−１の受信キャラクタレジスタから１キャラクタ読出し
受信ＦＩＦＯメモリ１２−１にスタックし、ＬＳＴＲ１
５−１の受信キャラクタ引取り要求ビットをリセットす
る。以後同様に、回線アダプタ２−１から受信キャラク
タ引取り要求がある毎に受信ＦＩＦＯメモリ１２−１に
スタックしていき、４バイト（本実施例では、１キヤラ
クタは８ビツトからなり１バイトと同じである。）スタ
ックされると、制御回路１８−１によりＲＢ Ｐ Ｒ１
７−１にＲＢＰをセットし、このＲＢＰを受信ＦＩＦＯ
メモリ１２−１にスタックする。こごで、ＲＢＰのＢＯ
ないしＢ３は受信ＦＩＦＯメモリ１２−１にスタックし
た受信キャラクタＲＣＲＯないしＲＣＲ３にてそれぞれ
対応し、ＲＣＲＯないしＲＣＲ３の有効、無効状態を表
す。すなわち、ＢＯないしＢ３がオンの場合は対応する
ＲＣＲＯないしＲＣＲ３が有効受信データである。
ＦＯ制御部１−１に割込み要求線５ｏｏ−ｉを介して処
理要求を行う。ＦＩＦＯ制御部１−１はこの割込みを検
出すると、ＬＳＴＲ１５−１に回線アダプタ２−１のス
テータスを続出してセントし、ステータスの受信キャラ
クタ引取り要求ビットがオンであれば、回線アダプタ２
−１の受信キャラクタレジスタから１キャラクタ読出し
受信ＦＩＦＯメモリ１２−１にスタックし、ＬＳＴＲ１
５−１の受信キャラクタ引取り要求ビットをリセットす
る。以後同様に、回線アダプタ２−１から受信キャラク
タ引取り要求がある毎に受信ＦＩＦＯメモリ１２−１に
スタックしていき、４バイト（本実施例では、１キヤラ
クタは８ビツトからなり１バイトと同じである。）スタ
ックされると、制御回路１８−１によりＲＢ Ｐ Ｒ１
７−１にＲＢＰをセットし、このＲＢＰを受信ＦＩＦＯ
メモリ１２−１にスタックする。こごで、ＲＢＰのＢＯ
ないしＢ３は受信ＦＩＦＯメモリ１２−１にスタックし
た受信キャラクタＲＣＲＯないしＲＣＲ３にてそれぞれ
対応し、ＲＣＲＯないしＲＣＲ３の有効、無効状態を表
す。すなわち、ＢＯないしＢ３がオンの場合は対応する
ＲＣＲＯないしＲＣＲ３が有効受信データである。
このように受信ＦＩＦＯメモＩＪ１２−１にＲＢＰを含
めて５バイトスタツクされると、制御回路によりＦＳＴ
Ｒ１４−１の受信キャラクタ引取り要求ビットをオンに
し、割込み＆ｍ４００−１を介して回線共通制御部３に
割込み要求を行う。回線共通制御部３はＦＩＦＯ制御部
１−１をスキャンしたときに割込み要求があることを検
出すると、ＦＳＴＲ１４−１を読出し、ＦＳＴＲ１４−
１の各ビットを調査して受信キャラクタ引取り要求ビッ
トがオンであれば、受信ＦＩＦＯメモリ１２−１から５
バイトを連続してＲＣＲＯからＲＢＰの順に読出す。回
線共通制御部３では、このＲＢＰに従って有効な受信キ
ャラクタのみを８Ｍ５へ転送する。なお、Ｒ１３ＰのＯ
Ｅビットは、回線アダプタ２−１からの割込み要求によ
り読出したステータスに受１言キャラクタ引取り要求ビ
ットと受信割込みビットが共にオンの場合にオンになる
。すなわち、回線アダプタ２−１でオーバランエラーが
発生したことをＲＢＰで回線共通制御部３に報告する。
めて５バイトスタツクされると、制御回路によりＦＳＴ
Ｒ１４−１の受信キャラクタ引取り要求ビットをオンに
し、割込み＆ｍ４００−１を介して回線共通制御部３に
割込み要求を行う。回線共通制御部３はＦＩＦＯ制御部
１−１をスキャンしたときに割込み要求があることを検
出すると、ＦＳＴＲ１４−１を読出し、ＦＳＴＲ１４−
１の各ビットを調査して受信キャラクタ引取り要求ビッ
トがオンであれば、受信ＦＩＦＯメモリ１２−１から５
バイトを連続してＲＣＲＯからＲＢＰの順に読出す。回
線共通制御部３では、このＲＢＰに従って有効な受信キ
ャラクタのみを８Ｍ５へ転送する。なお、Ｒ１３ＰのＯ
Ｅビットは、回線アダプタ２−１からの割込み要求によ
り読出したステータスに受１言キャラクタ引取り要求ビ
ットと受信割込みビットが共にオンの場合にオンになる
。すなわち、回線アダプタ２−１でオーバランエラーが
発生したことをＲＢＰで回線共通制御部３に報告する。
受信ＦＩＦＯメモリ１２−１にＲＣＲｉのキャラクタま
でスタックし、その後に回線アダプタから受信割込み要
求があると、ＲＣＲｉ＋１からＲＣＲ３までキャラクタ
にはダミーのデータが書込まれ、対応するＲＢＰはＢＯ
からＢｉまでをオンにし、Ｂ ｉ＋１から８３までをオ
フにしてスタックする。
でスタックし、その後に回線アダプタから受信割込み要
求があると、ＲＣＲｉ＋１からＲＣＲ３までキャラクタ
にはダミーのデータが書込まれ、対応するＲＢＰはＢＯ
からＢｉまでをオンにし、Ｂ ｉ＋１から８３までをオ
フにしてスタックする。
以上、送信と受信について説明したが、送信ＦＩＦＯメ
モリ１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＢＰない
しＴＣＲ３あるいはＲＣＲＯないしＲＢＰをそれぞれ１
組以上スタックすることも可能である。また、前述した
ように、回線共通制御部３がＦ Ｓ Ｔ Ｒ１４−１を
続出したときに送信割込みビット、受信割込みビットお
よび周辺割込みビットがオンである場合は、回線共通制
御部３は回線アダプタ２−１から双方向ドライバ１３−
１を介して送信割込み要因レジスタ、受信割込み要因レ
ジスタおよび周辺割込み要因レジスタを読出し、ＭＰ６
に処理要求を行い、回線状態を制御する。
モリ１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＢＰない
しＴＣＲ３あるいはＲＣＲＯないしＲＢＰをそれぞれ１
組以上スタックすることも可能である。また、前述した
ように、回線共通制御部３がＦ Ｓ Ｔ Ｒ１４−１を
続出したときに送信割込みビット、受信割込みビットお
よび周辺割込みビットがオンである場合は、回線共通制
御部３は回線アダプタ２−１から双方向ドライバ１３−
１を介して送信割込み要因レジスタ、受信割込み要因レ
ジスタおよび周辺割込み要因レジスタを読出し、ＭＰ６
に処理要求を行い、回線状態を制御する。
次に、第二の実施例装置の動作を第１図および第５図に
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を読出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を読出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。
ＭＰ６は８ＭＳ上のマイクロプログラムを実行し、ＩＦ
Ｃ４あるいは回線共通制御部３からの処理要求を受付け
、ＩＦＣ４あるいは回線共通制御部３へ制御コマンドを
発行する。また、ＭＰ６は８ＭＳ上に設けられた各回線
対応の送受信バッファ領域の管理を行う。回線共通制御
部３はＭＰ６からの制御コマンドによって起動される。
Ｃ４あるいは回線共通制御部３からの処理要求を受付け
、ＩＦＣ４あるいは回線共通制御部３へ制御コマンドを
発行する。また、ＭＰ６は８ＭＳ上に設けられた各回線
対応の送受信バッファ領域の管理を行う。回線共通制御
部３はＭＰ６からの制御コマンドによって起動される。
送信の場合は、送信′＄備のためのコマンドを受領して
ＦＩＦＯ制御部１−１および回線アダプタ２−１の送信
部を初期設定し、あらかじめＢ Ｍ Ｓ上に設定された
制御語を読出し解読して、送信のＤＭＡ制御レジスタに
送信データの転送開始アドレスおよび転送バイト数を設
定する。回線共通制御部３は回線キスセン中にＦＩＦＯ
制御部１−１からの送信要求を検出すると、送信のＤＭ
Ａ制御レジスタに従って８Ｍ５から４バイトを読出して
有効または無効を表示する有効表示フラグを付加し、１
バイトずつ４バイトを連続してデータバス２００を介し
てＦＩＦＯ制御部１−１に転送し、Ｄ Ｍ Ａ ｆｉｌ
！御レジ入レジスタバイト数のカウンタを更新する。同
様に送信要求がある毎に４バイトを連続してＦＩＦＯ制
御部１−１にデータを送出し、送信終了時はＭＢ２に処
理要求を行う。
ＦＩＦＯ制御部１−１および回線アダプタ２−１の送信
部を初期設定し、あらかじめＢ Ｍ Ｓ上に設定された
制御語を読出し解読して、送信のＤＭＡ制御レジスタに
送信データの転送開始アドレスおよび転送バイト数を設
定する。回線共通制御部３は回線キスセン中にＦＩＦＯ
制御部１−１からの送信要求を検出すると、送信のＤＭ
Ａ制御レジスタに従って８Ｍ５から４バイトを読出して
有効または無効を表示する有効表示フラグを付加し、１
バイトずつ４バイトを連続してデータバス２００を介し
てＦＩＦＯ制御部１−１に転送し、Ｄ Ｍ Ａ ｆｉｌ
！御レジ入レジスタバイト数のカウンタを更新する。同
様に送信要求がある毎に４バイトを連続してＦＩＦＯ制
御部１−１にデータを送出し、送信終了時はＭＢ２に処
理要求を行う。
一方、受信の場合は、受信準備のコマンドをＭＢ２から
受領するとＦ Ｉ Ｆ ＯＩ制御部１−１および回線ア
ダプタ２−１の受信部を初期設定し、８ＭＳ上の受信バ
ッファの書込み開始アドレスをＭＢ２に要求し、確保し
た書込み開始アドレスを受信のＤＭＡ制？ＩＩ＋レジス
タに設定する。回線共通制御部３は回線スキャン中にＦ
ＩＦＯ制御部１−１から受信要求を検出すると、ＦＩＦ
Ｏ制御部１〜１から有効表示フラグを付加した受信デー
タ４バイトを連続して読出し、受信のＤＭＡ制御レジス
タおよび有効表示フラグに従って８Ｍ５に受信データを
書込み、ＤＭＡ制御レジスタは更新される。ＦＩＦＯ制
御部１−１から受信要求がある毎にＤＭＡ制御レジスタ
を更新しながら８ＭＳ上に受信データを蓄積してゆき、
受信終了時はＭＢ２に処理要求を行う。
受領するとＦ Ｉ Ｆ ＯＩ制御部１−１および回線ア
ダプタ２−１の受信部を初期設定し、８ＭＳ上の受信バ
ッファの書込み開始アドレスをＭＢ２に要求し、確保し
た書込み開始アドレスを受信のＤＭＡ制？ＩＩ＋レジス
タに設定する。回線共通制御部３は回線スキャン中にＦ
ＩＦＯ制御部１−１から受信要求を検出すると、ＦＩＦ
Ｏ制御部１〜１から有効表示フラグを付加した受信デー
タ４バイトを連続して読出し、受信のＤＭＡ制御レジス
タおよび有効表示フラグに従って８Ｍ５に受信データを
書込み、ＤＭＡ制御レジスタは更新される。ＦＩＦＯ制
御部１−１から受信要求がある毎にＤＭＡ制御レジスタ
を更新しながら８ＭＳ上に受信データを蓄積してゆき、
受信終了時はＭＢ２に処理要求を行う。
すなわち、送信の場合は、ＩＦＣ４を介して上位装置か
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部ｌへ転送され
る。また、受信の場合は、ＦＩＦＯ制御部１からの受信
データは回線共通制御部３によって８ＭＳ上に一時蓄積
され、ＩＦＣ４によって上位のメインメモリに転送され
る。
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部ｌへ転送され
る。また、受信の場合は、ＦＩＦＯ制御部１からの受信
データは回線共通制御部３によって８ＭＳ上に一時蓄積
され、ＩＦＣ４によって上位のメインメモリに転送され
る。
次に、本発明の特徴であるＦＩＦＯ制御部について説明
する。第５図はＦＩＦＯ制御部１−１のブロック図であ
る。このＦＩＦＯｔ４１Ｉｔ部１−１は送信ＦＩＦＯメ
モリ１１−１と、受信ＦＩＦＯメモリ１２−１と、双方
向ドライバ１３−１と、ＦＩＦＯｉ＃Ｊ御部１−１の大
部１タスレジスタ（以下、ＦＳＴＲという。）１４−１
と、回線アダプタのステータスを続出して保持するレジ
スタ（以下、ＬＳＴＲという。＞ １５−１と、送信終
了のコマンドを保持するレジスタ（以下、ＥＯＣＲとい
う。） １９−１と、制御回路１８−１と、回線共通制
御部３への割込み要求線４００−１と、回線アダプタ２
〜１からの割込み要求線５００−１とを備える。
する。第５図はＦＩＦＯ制御部１−１のブロック図であ
る。このＦＩＦＯｔ４１Ｉｔ部１−１は送信ＦＩＦＯメ
モリ１１−１と、受信ＦＩＦＯメモリ１２−１と、双方
向ドライバ１３−１と、ＦＩＦＯｉ＃Ｊ御部１−１の大
部１タスレジスタ（以下、ＦＳＴＲという。）１４−１
と、回線アダプタのステータスを続出して保持するレジ
スタ（以下、ＬＳＴＲという。＞ １５−１と、送信終
了のコマンドを保持するレジスタ（以下、ＥＯＣＲとい
う。） １９−１と、制御回路１８−１と、回線共通制
御部３への割込み要求線４００−１と、回線アダプタ２
〜１からの割込み要求線５００−１とを備える。
回線共通制御部３からの送信データおよび回線共通制御
部３への受信データはそれぞれ送信ＦＩＦＯメモリ１１
−１および受信ＦＩＦＯメモリ１２−１にスタックし、
送信終了のコマンドはＥ ＯＣＲ１９−１に保持するが
、これら以外の制御情報を双方向ドライバ１３−１を介
して回線共通制御部３が回線アダプタ２−１に直接にリ
ードまたはライトする。
部３への受信データはそれぞれ送信ＦＩＦＯメモリ１１
−１および受信ＦＩＦＯメモリ１２−１にスタックし、
送信終了のコマンドはＥ ＯＣＲ１９−１に保持するが
、これら以外の制御情報を双方向ドライバ１３−１を介
して回線共通制御部３が回線アダプタ２−１に直接にリ
ードまたはライトする。
まず、送信の場合について説明する。回線共通制御部３
からＦＩＦＯ制御部１−１へデータバス２００を介して
送信制御のコマンドが送出されると、双方向ドライバ１
３−１を介して回線アダプタ２−１のコマンドレジスタ
に書込まれ、この回線アダプタ２−１を送信状態とする
と共に、図外の制御回路により送信の割込みマスクが解
除され、送信ＦＩＦＯメモリ１１−１の残りのバイト数
が４バイト以上あれば、ＦＳＴＲ１４−１の送信キャラ
クタ要求ビットをオン（論理「１」）にする。回線共通
制御部３はＦＩＦＯ制御部１１ないし１−８をスキャン
しており、ＦＩＦＯ制御部１−１のスキャンで割込み要
求線４００−１により割込みを検出すると、回線共通制
御部３はＦ Ｓ Ｔ Ｒ１４−１を読み出す。ＦＳＴＲ
１４−１には、ＦＩ Ｆ Ｏｉｌｌ ′４８ ｕ １−
１ カラ［ｉｉｌ ’ｆｔ１Ａ共通制？１１ｇ１ｓ ３
ヘノ送４ｓキャラクタ要求ビット、受信キャラクタ引
取り要求ビット、回線アダプタ２−１からの送受信割込
みをそのまま表示する送受信割込み要求ビットと受信割
込み要求ピントおよび周辺割込み要求ビットとの５ビツ
トからなり、回線共通制御部３はＦＳＴＲ１４−１を続
出して送信キャラクタ要求ビットがオンであれば、有効
表示フラグと共に送信データの４バイトを連続して送信
ＦＩＦＯメモリ１１−１に書込む。送信ＦＩＦＯメモリ
１１−１には送信データがＴＣＲＯ，ＴＣＲ１、−・、
ＴＣＲ３の順に書込まれる。有効表示フラグＢＯがオン
の場合はＴＣＲＯが有効なキャラクタであることを示し
、ＢＯがオフの場合はＴＣＲＯが無効データであること
を示す。同様に８１とＴＣＲ１が対応し、Ｂ２とＴＣＲ
２が対応し、Ｂ３とＴＣＲ３が対応する。
からＦＩＦＯ制御部１−１へデータバス２００を介して
送信制御のコマンドが送出されると、双方向ドライバ１
３−１を介して回線アダプタ２−１のコマンドレジスタ
に書込まれ、この回線アダプタ２−１を送信状態とする
と共に、図外の制御回路により送信の割込みマスクが解
除され、送信ＦＩＦＯメモリ１１−１の残りのバイト数
が４バイト以上あれば、ＦＳＴＲ１４−１の送信キャラ
クタ要求ビットをオン（論理「１」）にする。回線共通
制御部３はＦＩＦＯ制御部１１ないし１−８をスキャン
しており、ＦＩＦＯ制御部１−１のスキャンで割込み要
求線４００−１により割込みを検出すると、回線共通制
御部３はＦ Ｓ Ｔ Ｒ１４−１を読み出す。ＦＳＴＲ
１４−１には、ＦＩ Ｆ Ｏｉｌｌ ′４８ ｕ １−
１ カラ［ｉｉｌ ’ｆｔ１Ａ共通制？１１ｇ１ｓ ３
ヘノ送４ｓキャラクタ要求ビット、受信キャラクタ引
取り要求ビット、回線アダプタ２−１からの送受信割込
みをそのまま表示する送受信割込み要求ビットと受信割
込み要求ピントおよび周辺割込み要求ビットとの５ビツ
トからなり、回線共通制御部３はＦＳＴＲ１４−１を続
出して送信キャラクタ要求ビットがオンであれば、有効
表示フラグと共に送信データの４バイトを連続して送信
ＦＩＦＯメモリ１１−１に書込む。送信ＦＩＦＯメモリ
１１−１には送信データがＴＣＲＯ，ＴＣＲ１、−・、
ＴＣＲ３の順に書込まれる。有効表示フラグＢＯがオン
の場合はＴＣＲＯが有効なキャラクタであることを示し
、ＢＯがオフの場合はＴＣＲＯが無効データであること
を示す。同様に８１とＴＣＲ１が対応し、Ｂ２とＴＣＲ
２が対応し、Ｂ３とＴＣＲ３が対応する。
次に、回線アダプタ２−１から割込み要求線５００−１
を介してＦＩＦＯ制御部１−１に割込み要求があると、
回線アダプタ２−１のステータスレジスタを読出しＬＳ
ＴＲ１５−１に保持する。回線アダプタ２−１のステー
タスには、送信キャラクタ要求ビット、受信キャラクタ
引取り要求ビット、送信割込みビット、受信割込みビッ
トおよび周辺割込みビットからなるが、送信割込みビッ
ト、受信割込みビットおよび周辺割込みビットはＬＳＴ
Ｒ１５−１に読出すときと同時にＬ Ｓ Ｔ Ｒ１４−
１にもセントされる。
を介してＦＩＦＯ制御部１−１に割込み要求があると、
回線アダプタ２−１のステータスレジスタを読出しＬＳ
ＴＲ１５−１に保持する。回線アダプタ２−１のステー
タスには、送信キャラクタ要求ビット、受信キャラクタ
引取り要求ビット、送信割込みビット、受信割込みビッ
トおよび周辺割込みビットからなるが、送信割込みビッ
ト、受信割込みビットおよび周辺割込みビットはＬＳＴ
Ｒ１５−１に読出すときと同時にＬ Ｓ Ｔ Ｒ１４−
１にもセントされる。
送（ＳＦＩＦＯメモリ１１−１に１バイト以上がスタッ
クされていてかつＬＳＴＲ１５−１に送信キャラクタ要
求ビットがセットされていると、制御回路１８−１によ
って送信ＦＩＦＯメモリ１１−１から１バイト（ＴＣＲ
Ｏ）を読出し、有効表示フラグＢＯがオンであれば、デ
ータバス３００−１を介して回線アダプタ２−１の送信
キャラクタレジスタに書込み、ＬＳ Ｔ Ｒ１５−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、ＴＣＲＯに対応する有効表示フラグＢ
Ｏがオフであれば、送信ＦＩＦＯメモリ１−１からＴＣ
ＲＯの空読出しを行い、さらにＴＣＲＩを読出して対応
する有効表示フラグＢ１がオンであれば、回線アダプタ
２−１の送信キャラクタレジスタに書込む。このように
送信ＦＩＦＯメモリ１１−１から続出した有効表示フラ
グがオンになるまで空読出しを行い、有効な送信キャラ
クタのみを回線アダプタ２−１へ転送する。
クされていてかつＬＳＴＲ１５−１に送信キャラクタ要
求ビットがセットされていると、制御回路１８−１によ
って送信ＦＩＦＯメモリ１１−１から１バイト（ＴＣＲ
Ｏ）を読出し、有効表示フラグＢＯがオンであれば、デ
ータバス３００−１を介して回線アダプタ２−１の送信
キャラクタレジスタに書込み、ＬＳ Ｔ Ｒ１５−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、ＴＣＲＯに対応する有効表示フラグＢ
Ｏがオフであれば、送信ＦＩＦＯメモリ１−１からＴＣ
ＲＯの空読出しを行い、さらにＴＣＲＩを読出して対応
する有効表示フラグＢ１がオンであれば、回線アダプタ
２−１の送信キャラクタレジスタに書込む。このように
送信ＦＩＦＯメモリ１１−１から続出した有効表示フラ
グがオンになるまで空読出しを行い、有効な送信キャラ
クタのみを回線アダプタ２−１へ転送する。
回線アダプタ２から送信要求がある毎に同様の動作を繰
返す。
返す。
以上のようにして送信キャラクタを転送してゆき、回線
共通制御部３がＥＯＣＲ１９〜１に送信終了のコマンド
を書込むと前述の送信割込みマスクをオンにし、送信Ｆ
ＩＦＯメモリ１１−１から回線共通制御部３への送信要
求を抑止し、送信ＰＩＦＯメモリ１１−１に送信データ
を書込まないようにする。
共通制御部３がＥＯＣＲ１９〜１に送信終了のコマンド
を書込むと前述の送信割込みマスクをオンにし、送信Ｆ
ＩＦＯメモリ１１−１から回線共通制御部３への送信要
求を抑止し、送信ＰＩＦＯメモリ１１−１に送信データ
を書込まないようにする。
そして送信ＦＩＦｏメモリ１１−１にスタックされてい
るすべての有効な送信キャラクタを回線アダプタ２−１
へ転送すると、Ｅ ＯＣＲ１９−１の送信終了のコマン
ドを回線アダプタ２−１のコマンドレジスタに書込み、
同時に送信割込みマスクを再び解除し、回線共通制御部
３から送信ＦＩＦＯメモリｌＬ１への送信データの転送
を可能にする。
るすべての有効な送信キャラクタを回線アダプタ２−１
へ転送すると、Ｅ ＯＣＲ１９−１の送信終了のコマン
ドを回線アダプタ２−１のコマンドレジスタに書込み、
同時に送信割込みマスクを再び解除し、回線共通制御部
３から送信ＦＩＦＯメモリｌＬ１への送信データの転送
を可能にする。
次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１に書込ま
れると、受信可能状態になる。回線アダプタ２−１で１
キヤラクタを受信すると、ＦＩＦＯ制御部１−１に割込
み要求線５００−１を介して処理要求を行う。ＦＩＦＯ
制御部１〜１はこの割込みを検出すると、ＬＳＴＲ１５
−１に回線アダプタのステータスを続出してセットし、
ステータスの受信キャラクタ引取り要求ビットがオンで
あれば、回線アダプタ２−１の受信キャラクタレジスタ
から１キャラクタ読出し、受信ＦＩＦＯメモリ１２−１
に有効表示フラグをオンとしてスタックし、ＬＳＴＲ１
５−１の受信キャラクタ引取り要求ビ・ノドをリセット
する。以後同様に、回線アダプタ２−１から受信キャラ
クタ引取り要求がある毎に受信ＦＩＦＯメモリ１２−１
にスタックしてゆく。ここで、受信ＦＩＦＯメモリ１２
−１にＲＣＲｉのキャラクタまでスタックし、その後に
回線アダプタから受信割込み要求があると、ＲＣＲｉ
＋ １からＲＣＲ３までのキャラクタにはダミーのデー
タが書込まれ、対応する有効表示フラグはＢＯないしＢ
ｉまでをオンにし、Ｂｉ＋１ないしＢ３までをオフにし
てスタックする。このように受信ＦＩＦＯメモリ１２−
１に４バイトの受信キャラクタがスタックされると、制
御回路１８−１によりＦ Ｓ Ｔ Ｒ１４−１の受信キ
ャラクタ引取り要求ビットをオンにし、割込みＭｔ４０
０−１を介して回線共通制御部３に割込み要求を行う。
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１に書込ま
れると、受信可能状態になる。回線アダプタ２−１で１
キヤラクタを受信すると、ＦＩＦＯ制御部１−１に割込
み要求線５００−１を介して処理要求を行う。ＦＩＦＯ
制御部１〜１はこの割込みを検出すると、ＬＳＴＲ１５
−１に回線アダプタのステータスを続出してセットし、
ステータスの受信キャラクタ引取り要求ビットがオンで
あれば、回線アダプタ２−１の受信キャラクタレジスタ
から１キャラクタ読出し、受信ＦＩＦＯメモリ１２−１
に有効表示フラグをオンとしてスタックし、ＬＳＴＲ１
５−１の受信キャラクタ引取り要求ビ・ノドをリセット
する。以後同様に、回線アダプタ２−１から受信キャラ
クタ引取り要求がある毎に受信ＦＩＦＯメモリ１２−１
にスタックしてゆく。ここで、受信ＦＩＦＯメモリ１２
−１にＲＣＲｉのキャラクタまでスタックし、その後に
回線アダプタから受信割込み要求があると、ＲＣＲｉ
＋ １からＲＣＲ３までのキャラクタにはダミーのデー
タが書込まれ、対応する有効表示フラグはＢＯないしＢ
ｉまでをオンにし、Ｂｉ＋１ないしＢ３までをオフにし
てスタックする。このように受信ＦＩＦＯメモリ１２−
１に４バイトの受信キャラクタがスタックされると、制
御回路１８−１によりＦ Ｓ Ｔ Ｒ１４−１の受信キ
ャラクタ引取り要求ビットをオンにし、割込みＭｔ４０
０−１を介して回線共通制御部３に割込み要求を行う。
回線共通制御部３はＦＩＦＯ制御部１−１をスキャンし
たときに割込み要求があることを検出すると、ＦＳＴＲ
１４−１を読出し、ＦＳＴＲ１４−１の各ビットを調査
して受信キャラクタ引取り要求ビットがオンであれば、
受信ＦＩＦＯメモリ１２−１から４バイトを連続してＲ
ＣＲＯからＲＣＲ３の順に読出す。
たときに割込み要求があることを検出すると、ＦＳＴＲ
１４−１を読出し、ＦＳＴＲ１４−１の各ビットを調査
して受信キャラクタ引取り要求ビットがオンであれば、
受信ＦＩＦＯメモリ１２−１から４バイトを連続してＲ
ＣＲＯからＲＣＲ３の順に読出す。
回線共通制御部３では、有効表示フラグに従って有効な
受信キャラクタのみを８Ｍ５へ転送する。
受信キャラクタのみを８Ｍ５へ転送する。
以上、送信と受信について説明したが、送信ＦＩＦＯメ
モリ１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＣＲＯな
いしＴＣＲ３あるいはＲＣＲＯないしＲＣＲ３をそれぞ
れ１組以上スタックすることも可能である。また、前述
したように、回線共通制御部３がＦＳＴＲ１４−１を読
出したときに送信割込みビット、受信割込みビットおよ
び周辺割込みビットのいずれかがオンである場合は、回
線共通制御部３は回線アダプタ２−１から双方向ドライ
バ１３−１を介して送信割込み要因レジスタ、受信割込
み要因レジスタおよび周辺割込み要因レジスタを読出し
、ＭＰ６に処理要求を行い、回線状態を制御する。
モリ１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＣＲＯな
いしＴＣＲ３あるいはＲＣＲＯないしＲＣＲ３をそれぞ
れ１組以上スタックすることも可能である。また、前述
したように、回線共通制御部３がＦＳＴＲ１４−１を読
出したときに送信割込みビット、受信割込みビットおよ
び周辺割込みビットのいずれかがオンである場合は、回
線共通制御部３は回線アダプタ２−１から双方向ドライ
バ１３−１を介して送信割込み要因レジスタ、受信割込
み要因レジスタおよび周辺割込み要因レジスタを読出し
、ＭＰ６に処理要求を行い、回線状態を制御する。
次に、回線アダプタについて説明をする。第６図はＨＤ
ＬＣ手順の送受信を行う回線アダプタの構成を示すブロ
ック構成図である。入出力制御回路２１−１は回線アダ
プタ内のリードまたはライト可能なレジスタの入出力制
御を行う回路であり、信号Ｄ０ないしＤ７はデータバス
３００−１と授受され、アドレスＡ０ないしＡ２はリー
ドレジスタ２２’−１またはライトレジスタ２２−１の
アドレスである。制御線ＲＤは読出しであることを指示
する制御線であり、制御線ＷＲは書込みであることを指
示する制？１１線である。ライトレジスタ２２−１には
コマンドレジスタ、リセットレジスタおよび送信キャラ
クタレジスタがあり、コマンドレジスタは回線アダプタ
の動作を制御するレジスタであり、リセ・ノドレジスタ
は回線アダプタ全体を初期状態にするレジスタであり、
送信キャラクタレジスタは送信キャラクタを書込むレジ
スタである。リードレジスタ２２−１には６種類のレジ
スタがあり、この内ステータスレジスタは周辺割込みビ
ット、送信キャラクタ要求ビット、送信割込みビット、
受信割込みビットおよび受信キャラクタ引取り要求ビッ
トの５ビツトからなり、それぞれ周辺割込みレジスタに
割込み要因がセットされていること、送信キャラクタレ
ジスタへの書込み要求、送信割込みレジスタに割込み要
因がセットされていること、受信割込みレジスタに割込
み要因がセットされていることおよび受信キャラクタレ
ジスタからの受信データの引取り要求が表示されている
。周辺状態レジスタは周辺入力ピンｐＨないしＰＩ５の
状態を表示している。ＩＮＴ信号はステータスレジスタ
の各ビットをオアした信号であり、いずれかの割込みが
あることを示している。
ＬＣ手順の送受信を行う回線アダプタの構成を示すブロ
ック構成図である。入出力制御回路２１−１は回線アダ
プタ内のリードまたはライト可能なレジスタの入出力制
御を行う回路であり、信号Ｄ０ないしＤ７はデータバス
３００−１と授受され、アドレスＡ０ないしＡ２はリー
ドレジスタ２２’−１またはライトレジスタ２２−１の
アドレスである。制御線ＲＤは読出しであることを指示
する制御線であり、制御線ＷＲは書込みであることを指
示する制？１１線である。ライトレジスタ２２−１には
コマンドレジスタ、リセットレジスタおよび送信キャラ
クタレジスタがあり、コマンドレジスタは回線アダプタ
の動作を制御するレジスタであり、リセ・ノドレジスタ
は回線アダプタ全体を初期状態にするレジスタであり、
送信キャラクタレジスタは送信キャラクタを書込むレジ
スタである。リードレジスタ２２−１には６種類のレジ
スタがあり、この内ステータスレジスタは周辺割込みビ
ット、送信キャラクタ要求ビット、送信割込みビット、
受信割込みビットおよび受信キャラクタ引取り要求ビッ
トの５ビツトからなり、それぞれ周辺割込みレジスタに
割込み要因がセットされていること、送信キャラクタレ
ジスタへの書込み要求、送信割込みレジスタに割込み要
因がセットされていること、受信割込みレジスタに割込
み要因がセットされていることおよび受信キャラクタレ
ジスタからの受信データの引取り要求が表示されている
。周辺状態レジスタは周辺入力ピンｐＨないしＰＩ５の
状態を表示している。ＩＮＴ信号はステータスレジスタ
の各ビットをオアした信号であり、いずれかの割込みが
あることを示している。
送信キャラクタレジスタに送信データがセットされると
、送受信制御回路２４−１によって内部データバス７０
０−１を介して送信回路２５−１の送信シフトレジスタ
に書込まれ、ここで並列直列の変換を行い、ドライバ回
路２７−１を介して回線へ送出される。
、送受信制御回路２４−１によって内部データバス７０
０−１を介して送信回路２５−１の送信シフトレジスタ
に書込まれ、ここで並列直列の変換を行い、ドライバ回
路２７−１を介して回線へ送出される。
ドライバ回路２７−１は送信データのコード変換および
レベル変換を行う。受信時には、レシーバ回路２８−１
で回線上のデータをレベル変換およびコード変換し、送
受信制御回路２４−１により受信回路２６−１の受信シ
フトレジスタに１ビツトずつシフトし、１キヤラクタ受
信すると内部データバス７００−１を介してリードレジ
スタ２２−１の受信キャラクタレジスタにセットされて
、ステータスレジスタの受信データ引取り要求のビット
をオンにして割込み要求を行う。
レベル変換を行う。受信時には、レシーバ回路２８−１
で回線上のデータをレベル変換およびコード変換し、送
受信制御回路２４−１により受信回路２６−１の受信シ
フトレジスタに１ビツトずつシフトし、１キヤラクタ受
信すると内部データバス７００−１を介してリードレジ
スタ２２−１の受信キャラクタレジスタにセットされて
、ステータスレジスタの受信データ引取り要求のビット
をオンにして割込み要求を行う。
本発明は、以上説明したように、回線共通制御部と回線
アダプタとの間にＦＩＦＯ制御部を設けて、回線共通制
御部とＦＩＦＯ制御部とのデータ転送をあらかじめ定め
たバイト数を連続して行うことにより、回線共通制御部
のハードウェアの変更を最小限とし、多数の回線アダプ
タあるいは高速の回線アダプタを接続可能にする効果が
ある。
アダプタとの間にＦＩＦＯ制御部を設けて、回線共通制
御部とＦＩＦＯ制御部とのデータ転送をあらかじめ定め
たバイト数を連続して行うことにより、回線共通制御部
のハードウェアの変更を最小限とし、多数の回線アダプ
タあるいは高速の回線アダプタを接続可能にする効果が
ある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は第一実施例のＦＩＦＯ詞御部の構成を示すブロ
ック構成図。 第３図および第４図はＴＢＰおよびＲＢＰのフオーマノ
ド図。 第５図は第二実施例のＦＩＦＯ制御部の構成を示すブロ
ック構成図。 第６図は回線アダプタの構成を示すブロック構成図。 １・・・ＦＩＦＯ制御部、２・・・回線アダプタ、３・
・・回線共通制御部、４・・・インタフェース制御部（
ＩＦＣ）、５・・・バッファメモリ （ＢＭ） 、６・
・・マイクロプロセッサ（ＭＰ） 、１１・・・送信Ｆ
ＩＦＯメモリ、１２・・・受信ＦＩＦＯメモリ、１３・
・・双方向ドライバ、１４・・・ステータスレジスタ（
ＦＳＴＲ） 、１５・・・レジスタ（ＬＳＴＲ）、１６
・・・レジスタ（ＴＢＰＲ）、１７・・・レジスタ（Ｒ
ＢＰＲ）、１８・・・制御回路、１９・・・レジスタ（
ＥＯＣＲ） 、２１・・・入出力制御回路、２２・・・
ライトレジスタ、２２′ ・・・リードレジスタ、２３
・・・割込み制御回路、２４・・・送受信制御回路、２
５・・・送信回路、２６・・・受信回路、２７・・・ド
ライバ回路、２８・・・レシーバ回路、２９・・・周辺
入出力制御回路、１００・・・プロセッサパス、２００
．３００・・・データバス、４００．５００・・・割込
み要求線、６００・・・送信終了のコマンド書込み線、
７００・・・内部データバス。
。 第２図は第一実施例のＦＩＦＯ詞御部の構成を示すブロ
ック構成図。 第３図および第４図はＴＢＰおよびＲＢＰのフオーマノ
ド図。 第５図は第二実施例のＦＩＦＯ制御部の構成を示すブロ
ック構成図。 第６図は回線アダプタの構成を示すブロック構成図。 １・・・ＦＩＦＯ制御部、２・・・回線アダプタ、３・
・・回線共通制御部、４・・・インタフェース制御部（
ＩＦＣ）、５・・・バッファメモリ （ＢＭ） 、６・
・・マイクロプロセッサ（ＭＰ） 、１１・・・送信Ｆ
ＩＦＯメモリ、１２・・・受信ＦＩＦＯメモリ、１３・
・・双方向ドライバ、１４・・・ステータスレジスタ（
ＦＳＴＲ） 、１５・・・レジスタ（ＬＳＴＲ）、１６
・・・レジスタ（ＴＢＰＲ）、１７・・・レジスタ（Ｒ
ＢＰＲ）、１８・・・制御回路、１９・・・レジスタ（
ＥＯＣＲ） 、２１・・・入出力制御回路、２２・・・
ライトレジスタ、２２′ ・・・リードレジスタ、２３
・・・割込み制御回路、２４・・・送受信制御回路、２
５・・・送信回路、２６・・・受信回路、２７・・・ド
ライバ回路、２８・・・レシーバ回路、２９・・・周辺
入出力制御回路、１００・・・プロセッサパス、２００
．３００・・・データバス、４００．５００・・・割込
み要求線、６００・・・送信終了のコマンド書込み線、
７００・・・内部データバス。
Claims (1)
- （１）複数の通信回路のそれぞれに接続された回線アダ
プタ（２−１〜２−８）と、 上位装置とこの回線アダプタとの間の経路を設定する回
線共通制御部（３）と を備えた通信制御装置において、 上記回線共通制御部と上記回線アダプタとの間の送信経
路に挿入された先入れ先出しメモリである第一のメモリ
（１１）と、 上記回線共通制御部と上記回線アダプタとの間の受信経
路に挿入された先入れ先出しメモリである第二のメモリ
（１２）と、 上記第一および第二のメモリを制御する制御手段と を備えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186669A JPH06105922B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186669A JPH06105922B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342545A true JPS6342545A (ja) | 1988-02-23 |
| JPH06105922B2 JPH06105922B2 (ja) | 1994-12-21 |
Family
ID=16192586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186669A Expired - Lifetime JPH06105922B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105922B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951836A (en) * | 1988-10-13 | 1990-08-28 | Hokkai Can Co., Ltd. | Easy-open container |
| JP2010508683A (ja) * | 2006-10-31 | 2010-03-18 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | データ伝送ブロックの送信方法、並びに、データ伝送ブロックの伝送方法、およびデータ伝送ブロックを伝送するためのシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56763A (en) * | 1979-06-15 | 1981-01-07 | Nec Corp | Line connector |
| JPS58120346A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
| JPS58120347A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
-
1986
- 1986-08-08 JP JP61186669A patent/JPH06105922B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56763A (en) * | 1979-06-15 | 1981-01-07 | Nec Corp | Line connector |
| JPS58120346A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
| JPS58120347A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951836A (en) * | 1988-10-13 | 1990-08-28 | Hokkai Can Co., Ltd. | Easy-open container |
| JP2010508683A (ja) * | 2006-10-31 | 2010-03-18 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | データ伝送ブロックの送信方法、並びに、データ伝送ブロックの伝送方法、およびデータ伝送ブロックを伝送するためのシステム |
| US8413017B2 (en) | 2006-10-31 | 2013-04-02 | Robert Bosch Gmbh | Method for transmitting a data transfer block and method and system for transferring a data transfer block |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105922B2 (ja) | 1994-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0185676B1 (en) | Data processor having dynamic bus sizing | |
| US5276684A (en) | High performance I/O processor | |
| US5875313A (en) | PCI bus to IEEE 1394 bus translator employing write pipe-lining and sequential write combining | |
| US4562533A (en) | Data communications system to system adapter | |
| US5469542A (en) | Serial diagnostic interface bus for multiprocessor systems | |
| US5845145A (en) | System for generating and sending a critical-world-first data response packet by creating response packet having data ordered in the order best matching the desired order | |
| US20190197007A1 (en) | Dual i2c and spi slave for fpga and asic implementation | |
| US5937175A (en) | PCI bus to IEEE 1394 bus translator employing pipe-lined read prefetching | |
| US6718421B1 (en) | Interconnect bus | |
| JPS6342545A (ja) | 通信制御装置 | |
| US6141741A (en) | Computer system with a shared address bus and pipelined write operations | |
| JPS6342546A (ja) | 通信制御装置 | |
| CN101520760B (zh) | 通道装置、信息处理系统以及数据传送方法 | |
| US5774745A (en) | Method and apparatus for writing and reading entries in an event status queue of a host memory | |
| EP0174446A2 (en) | Distributed multiprocessing system | |
| AU544144B2 (en) | Input/output system and method of communication for peripheral devices in data processing system | |
| JPS6035698B2 (ja) | デ−タ処理システム | |
| US6442643B1 (en) | System and method for resolving data transfer incompatibilities between PCI and Non-PCI buses | |
| EP0580600B1 (en) | Apparatus for driving both single-ended and differential computer buses | |
| JPS63228856A (ja) | 通信制御装置 | |
| CA1233265A (en) | Data processor having multiple bus cycle operand cycles | |
| SU955016A1 (ru) | Устройство дл сопр жени канала ввода-вывода с периферийными устройствами | |
| CN116340217A (zh) | 数据处理方法及相关装置 | |
| JPH02307151A (ja) | プロセッサ・システム | |
| JPH02257350A (ja) | 双方向直接データ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |