JPS6342486A - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPS6342486A JPS6342486A JP61186651A JP18665186A JPS6342486A JP S6342486 A JPS6342486 A JP S6342486A JP 61186651 A JP61186651 A JP 61186651A JP 18665186 A JP18665186 A JP 18665186A JP S6342486 A JPS6342486 A JP S6342486A
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- JP
- Japan
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- input
- output
- test
- transistor
- load
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路の試験装置に関するものである。
（従来の技術〕
第３図は従来の試験装置の被試験物との接続部分を示す
回路図である０図において１は試験装置の出力、２は第
１のトランジスタ、３は被試験物の入出力端子、４は被
試験物の負荷、５は試験装置の入力、６は第１のトラン
ジスタ２の制御信号である。
回路図である０図において１は試験装置の出力、２は第
１のトランジスタ、３は被試験物の入出力端子、４は被
試験物の負荷、５は試験装置の入力、６は第１のトラン
ジスタ２の制御信号である。
次に、動作について説明する。被試験物の入出力端子の
試験においては、入出力端子３が出力として機能する場
合、制御信号６により第１のトランジスタ２をＯＦＦの
状態にし、試験装置の出力１を被試験物から切り離す。
試験においては、入出力端子３が出力として機能する場
合、制御信号６により第１のトランジスタ２をＯＦＦの
状態にし、試験装置の出力１を被試験物から切り離す。
また、被試験物の入出力端子３が入力として機能する場
合、第１のトランジスタ２をＯＮ状態にし、試験装置の
出力１を被試験物に接続する。このことにより、被試験
物の出力と、試験装置の出力との衝突を防いでいる。
合、第１のトランジスタ２をＯＮ状態にし、試験装置の
出力１を被試験物に接続する。このことにより、被試験
物の出力と、試験装置の出力との衝突を防いでいる。
従来の試験装置は以上のように構成されており、被試験
物の入出力端子が入出力いずれの状態においても被試験
物の負荷４が接続されているため、試験装置が出力状態
にある場合においてはそれが余分な負荷となり、試験装
置からの出力信号の遅延が大きくなるなどの問題点があ
った。
物の入出力端子が入出力いずれの状態においても被試験
物の負荷４が接続されているため、試験装置が出力状態
にある場合においてはそれが余分な負荷となり、試験装
置からの出力信号の遅延が大きくなるなどの問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、被試験物の入出力端子の人出力各状態に応じ
て被試験物の負荷を制御できる試験装置を得ることを目
的とする。
たもので、被試験物の入出力端子の人出力各状態に応じ
て被試験物の負荷を制御できる試験装置を得ることを目
的とする。
この発明に係る試験装置は、被試験物の入出力端子に接
続される入出力線又は該入出力線より分岐して試験装置
入力に接続される入力線とアースとの間に被試験物の負
荷を第２のトランジスタを介して接続するか、あるいは
入力線とアース間に被試験物の負荷を接続し、液入力線
上の該負荷の接続位置より被試験物側に第２のトランジ
スタを挿入するとともに、上記第２のトランジスタを試
験装置の出力に接続されている第１のトランジスタの制
御に用いる制御信号の反転信号で制御するようにしたも
のである。
続される入出力線又は該入出力線より分岐して試験装置
入力に接続される入力線とアースとの間に被試験物の負
荷を第２のトランジスタを介して接続するか、あるいは
入力線とアース間に被試験物の負荷を接続し、液入力線
上の該負荷の接続位置より被試験物側に第２のトランジ
スタを挿入するとともに、上記第２のトランジスタを試
験装置の出力に接続されている第１のトランジスタの制
御に用いる制御信号の反転信号で制御するようにしたも
のである。
この発明においては、試験装置の入力状態においては第
２のトランジスタがＯＮとなって被試験物の入出力端子
に負荷がつながり、試験装置の出力状態においては第２
のトランジスタがＯＦＦとなり、負荷が試験装置出力か
ら切り離され、余分な負荷がかからない。
２のトランジスタがＯＮとなって被試験物の入出力端子
に負荷がつながり、試験装置の出力状態においては第２
のトランジスタがＯＦＦとなり、負荷が試験装置出力か
ら切り離され、余分な負荷がかからない。
以下、この発明の一実施例を図について説明する。第１
図は本願の第２の発明の一実施例による試験装置の被試
験物との接続部分を示す回路図であり、図において、７
は試験装置入力を制御するトランジスタで第２トランジ
スタ。８は第２トランジスタ７の制御信号を得るだめの
インバータ、その他、第３図と同一符号は同一部分をあ
られしている。
図は本願の第２の発明の一実施例による試験装置の被試
験物との接続部分を示す回路図であり、図において、７
は試験装置入力を制御するトランジスタで第２トランジ
スタ。８は第２トランジスタ７の制御信号を得るだめの
インバータ、その他、第３図と同一符号は同一部分をあ
られしている。
次に動作について説明する。
被試験物の入出力端子を試験する場合において、入出力
端子３を出力として機能させる場合には、制御信号６に
より第１のトランジスタ２はＯＦＦ状態とされ、第２の
トランジスタ７はＯＮ状態とされる。そしてこれにより
被試験物の入出力端子３に負荷４が接続され、従来例と
変わらず、正常な試験が行える。一方、入出力端子３を
人力として機能させる場合には第１のトランジスタ２は
ＯＮ状態とされ、第２のトランジスタ７はＯＦＦ状態と
される。そしてこのようにして被試験物の負荷４は第２
のトランジスタ７により切り離されるので、試験装置の
出力に余分な負荷が付加されることはなく、試験装置の
出力信号の遅延などの問題を解消できる。
端子３を出力として機能させる場合には、制御信号６に
より第１のトランジスタ２はＯＦＦ状態とされ、第２の
トランジスタ７はＯＮ状態とされる。そしてこれにより
被試験物の入出力端子３に負荷４が接続され、従来例と
変わらず、正常な試験が行える。一方、入出力端子３を
人力として機能させる場合には第１のトランジスタ２は
ＯＮ状態とされ、第２のトランジスタ７はＯＦＦ状態と
される。そしてこのようにして被試験物の負荷４は第２
のトランジスタ７により切り離されるので、試験装置の
出力に余分な負荷が付加されることはなく、試験装置の
出力信号の遅延などの問題を解消できる。
第２図は本願の第１の発明の一実施例による試験装置の
被試験物との接続部分を示す回路図であり、図において
、第１図と同一符号は同一部分を示している。
被試験物との接続部分を示す回路図であり、図において
、第１図と同一符号は同一部分を示している。
本実施例回路において、入出力端子３を出力として機能
させる場合、第１．第２のトランジスタ２．７は制御信
号６によりそれぞれＯＦＦ、ＯＮ状態とされ、被試験物
の入出力端子３に負荷４が接続され、従来例と同様、正
常な試験が行える。
させる場合、第１．第２のトランジスタ２．７は制御信
号６によりそれぞれＯＦＦ、ＯＮ状態とされ、被試験物
の入出力端子３に負荷４が接続され、従来例と同様、正
常な試験が行える。
一方、入出力端子３を入力として機能させる場合は、第
１．第２のトランジスタ２．７はそれぞれＯＮ、ＯＦＦ
状態とされ、これにより被試験物の負荷４は入出力端子
から切り離される。従って本実施例においても試験装置
の出力に余分な負荷がかかることはなく、試験装置の出
力信号の遅延などの問題を解消できる。
１．第２のトランジスタ２．７はそれぞれＯＮ、ＯＦＦ
状態とされ、これにより被試験物の負荷４は入出力端子
から切り離される。従って本実施例においても試験装置
の出力に余分な負荷がかかることはなく、試験装置の出
力信号の遅延などの問題を解消できる。
以上のように、この発明によれば、試験装置出力と被試
験物の負荷との間にトランジスタを設け、試験装置から
出力する際に被試験物の負荷を切り離すように構成した
から、試験装置の出力信号の遅延を少なくすることがで
き、より精度の高い被試験物の試験が行える効果がある
。
験物の負荷との間にトランジスタを設け、試験装置から
出力する際に被試験物の負荷を切り離すように構成した
から、試験装置の出力信号の遅延を少なくすることがで
き、より精度の高い被試験物の試験が行える効果がある
。
第１図はこの発明の一実施例による試験装置の被試験物
との接続部分を示す回路図、第２図はこの発明の他の実
施例による試験装置の被試験物との接続部分を示す回路
図、第３図は従来の試験装置の被試験物との接続部分を
示す回路図である。 １は試験装置出力、２は第１のトランジスタ、３は被試
験物入出力端子、４は被試験物の負荷、５は試験装置入
力、６は第１のトランジスタの制御信号、７は第２のト
ランジスタ、８はインバータである。 なお図中同一符号は同−又は相当部分を示す。
との接続部分を示す回路図、第２図はこの発明の他の実
施例による試験装置の被試験物との接続部分を示す回路
図、第３図は従来の試験装置の被試験物との接続部分を
示す回路図である。 １は試験装置出力、２は第１のトランジスタ、３は被試
験物入出力端子、４は被試験物の負荷、５は試験装置入
力、６は第１のトランジスタの制御信号、７は第２のト
ランジスタ、８はインバータである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）被試験物の入出力端子に接続される入出力線と、 該入出力線より分岐して、第１のトランジスタを介して
試験装置出力に接続される試験装置出力線と、 上記入出力線より分岐して試験装置入力に接続される試
験装置入力線と、 上記入出力線または試験装置入力線とアースとの間に第
２のトランジスタを介して接続された被試験物の負荷と
、 上記第１のトランジスタのオン、オフを制御しかつその
制御信号の反転信号で上記第２のトランジスタのオン、
オフを制御する制御手段とを備えたことを特徴とする試
験装置。 - （２）被試験物の入出力端子に接続される入出力線と、 該入出力線より分岐して、第１のトランジスタを介して
試験装置出力に接続される試験装置出力線と、 上記入出力線より分岐して試験装置入力に接続される試
験装置入力線と、 上記試験装置入力線とアースとの間に接続された被試験
物の負荷と、 上記入力線の上記負荷が接続された位置より被試験物側
にて該入力線に挿入された第２のトランジスタと、 上記第１のトランジスタのオン、オフを制御しかつその
制御信号の反転信号で上記第２のトランジスタのオン、
オフを制御する制御手段とを備えたことを特徴とする試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186651A JPS6342486A (ja) | 1986-08-07 | 1986-08-07 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186651A JPS6342486A (ja) | 1986-08-07 | 1986-08-07 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342486A true JPS6342486A (ja) | 1988-02-23 |
Family
ID=16192303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186651A Pending JPS6342486A (ja) | 1986-08-07 | 1986-08-07 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342486A (ja) |
-
1986
- 1986-08-07 JP JP61186651A patent/JPS6342486A/ja active Pending
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