JPS6337975B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、演算のダイナミツクレンジに対する
オーバーフロー処理を行うと共に、オーバーフロ
ー時にはフイルタの利得制御を行うようにしたデ
イジタルフイルタ装置の改良に関する。 従来より、乗算器、加算器、遅延回路等より成
るデイジタルフイルタ装置が種々考えられてい
る。しかして、このデイジタルフイルタ装置、特
に、巡回形デイジタルフイルタ装置に於ては、演
算のダイナミツクレンジを越えて、オーバーフロ
ーが生じた場合は、フイルタは発振状態となり誤
動作をする等非常に不都合を生じる。従つて、デ
イジタルフイルタ装置においては、オーバーフロ
ーを可能な限り生じないようにする為、予めダイ
ナミツクレンジを広くとつておき、演算を行つて
いた。 その為、通常状態で、デイジタルフイルタ装置
を動作せしめたならば、データの上位ビツトはほ
とんど有効利用がなされず、極めて不経済であ
り、また、デイジタルフイルタ装置の入、出力間
の雑音比の悪化をまねいていた。更に、デイジタ
ルフイルタ装置は、その入力ビツト数に比べ、出
力ビツト数が大となり、例えば、デイジタルフイ
ルタ装置の出力をＤ−Ａ変換器に供給する場合
は、Ｄ−Ａ変換器の処理ビツト数を大とせねばな
らず、また、上記デイジタルフイルタ装置をカス
ケード接続することは上記入、出ビツト数の不一
致により事実上不可能であつた。 しかるに、このようなデイジタルフイルタ装置
を用いて、選択した周波数において、その振幅特
性にピークをもたせるレゾナンス特性を実現せし
めた際は、上述した如く、ダイナミツクレンジを
非常に広くとらねばならず、全く不経済な回路構
成とならざるを得ず、また、その回路規模が大と
なるに従い、対雑音比の悪化をまねく等、種々の
問題点があつた。 そこで、本出願人は先に、演算データがダイナ
ミツクレンジを越えてオーバーフローした場合は
フイルタの利得係数を減少せしめるようにした発
明を特許出願するに至つた。しかし、その場合
も、オーバーフローが生じている間に、カツトオ
フ周波数の変更等により利得係数が小なる値に切
替つた場合は、利得係数として０または負のデー
タを出力するという可能性があつた。 本発明は、以上の点に鑑みてなされたもので、
演算のダイナミツクレンジに対し処理データがオ
ーバーフローした場合は、フイルタの利得係数を
減少せしめるようにし、且つ、減少せしめた上記
利得係数が正の値でなくなつた場合は、利得係数
として正の値のデータを出力し、更に上記利得係
数を減少せしめるのを停止するようにしたデイジ
タルフイルタ装置を提供することを目的とする。 以下、本発明の一実施例につき、詳細に説明す
る。第１図は、本実施例のデイジタルフイルタ装
置の回路構成を示すものである。尚、デイジタル
フイルタの伝達関数Ｈ（Ｚ）は、アナログフイル
タの伝達関数Ｈ（Ｓ）からある種の変換により求
められるが、本実施例の場合、２次のアナログの
ローパスフイルタの伝達関数から、双一次Ｚ変換
を行うことにより、次式の伝達関数Ｈ（Ｚ）を得、 Ｈ（Ｚ）＝Ｋ・（１＋Z^-1）²／１＋b₁Z^-1＋b₂Z^-2…式
(1) この伝達関数Ｈ（Ｚ）に基き、デイジタルフイ
ルタ装置を構成するものである。ただし、上式(1)
において、係数b₁，b₂は、フイルタの特性に関す
る係数であり、極の位置が決定され、係数Ｋは、
フイルタの全体の利得を決める利得係数である。 しかして、図中１は乗算器で、利得係数制御回
路２から供給される係数K″に基き入力データを
K″倍して、加算器３に供給する。そして、この
加算器３の出力は後述する桁あふれ処理回路４に
供給され、オーバーフロー処理された後、単位時
間の遅延を行う遅延回路５に供給されると共に、
この桁あふれ処理回路４の出力は、加算器６に供
給される。更に、この加算器６には、上記遅延回
路５出力が乗算器７にて２倍されて供給され、こ
れ等のデータを加算して、その結果データを加算
器８に供給する。 また、上記遅延回路５出力は乗算器９にてb₁倍
されて加算器１０に供給されると共に、単位時間
の遅延を行う遅延回路１１に供給される。そし
て、この遅延回路１１出力は、直接加算器８に供
給されると共に、乗算器１２に供給されるb₂倍さ
れて加算器１０に与えられる。 加算器１０では、上記乗算器９出力と乗算器１
２出力の各々を減算して、加算器３に印加する。
従つて、上記加算器３は、乗算器１出力と加算器
１０出力を加算する。 また、図中１３は、後述する利得制御回路であ
り、この出力は、加算器１４に供給され、係数Ｋ
を減少せしめる程度を制御することによりフイル
タの利得を制御するものである。 しかして、加算器１４では、係数Ｋと上記利得
制御回路１３出力を加算して、係数K′を得、こ
れを、上述した利得係数制御回路２に供給する。 このように構成されたデイジタルフイルタ装置
の出力は、加算器６出力と、遅延回路１１出力を
加算する上記加算器８の出力である。 尚、上記、加算器１４、乗算器９，１２に供給
される係数Ｋ，b₁，b₂は、ROM（リードオンリメ
モリ）より与えられるもので、カツトオフ周波数
に応じたデータとなる。また、上記デイジタルフ
イルタ装置の演算処理は、２の補数表現で、全て
パラレルに行われ、その信号伝搬ラインもパラレ
ルに設けられている。 次に、上記桁あふれ処理回路４の概略につき説
明する。即ち、乗算器１から加算器３に対する入
力信号の絶対値が１未満のデータであるとして、
次の仮定、即ち「デイジタルフイルタ装置の出力
の絶対値は１未満のデータである。」という仮定
をする。 更に、フイルタが、安定して動作する為に、伝
達関数の極が全てＺ平面上の単位円内にあるとい
う必要性より、上記係数b₁，b₂の満足すべき条件
を下式(2)，(3)の如く得る。 ｜b₁｜＜２ ……式(2) ｜b₂｜＜１ ……式(3) そこで、いま、桁あふれ処理回路４の出力の絶
対値をｄ未満とすると、乗算器７出力の絶対値は
2d未満となり、従つて加算器６出力の絶対値は
3d未満となり、よつて、加算器８出力の絶対値
は4d未満となる。従つて、上記仮定を満足する
ようにするには、上記データｄは、ｄ＝1/4とせ
ざるを得ない。 このように、ｄ＝1/4とすると、このデイジタ
ルフイルタ装置の巡回経路内での各データの大き
さは第１表のようになる。

【表】 従つて、桁あふれ処理回路４に対する入力の絶
対値は7/4未満のデータとなり、桁あふれ処理回
路４では、この入力データに対し出力データの絶
対値が1/4未満のデータとなるように制御するも
のである。 以下、この桁あふれ処理回路４の詳細につき第
２図を参照して説明する。この桁あふれ処理回路
４の入力は、上述したように、その絶対値が7/4
未満である為、小数点以上は２ビツト（そのうち
上位ビツトは符号ビツトである）であり、また、
小数点以下を８ビツトとする。このデータのう
ち、小数点以下の第２ビツト以下第８ビツトは、
トランスフアゲート２２〜２８に供給され、小数
点以下第１、第２ビツト及び小数点以上第１ビツ
ト、第２ビツトはアンドゲート１５へ直接供給さ
れると共に、インバータ１６〜１９を介してアン
ドゲート２０に供給される。そして、このアンド
ゲート１５，２０の出力はオアゲート２１を介し
て、上記トランスフアゲート２２〜２８の開成信
号となると共にインバータ２９を介して後述する
トランスフアゲート３１〜３７の開成信号とな
る。 即ち、上記トランスフアゲート３１には、上記
入力データの小数点以上第２ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３２〜
３７には上記符号ビツトがインバータ３０にて反
転された信号が各々供給される。 そして、上記オアゲート２１出力が“１”の場
合は、トランスフアゲート２２〜２８の出力が桁
あふれ処理回路４の出力となり上記オアゲート２
１出力が“０”の場合は、トランスフアゲート３
１〜３７の出力が桁あふれ処理回路４の出力とな
る。尚、桁あふれ処理回路４からは、最上位ビツ
トとして符号ビツトが、その第２ビツト〜第７ビ
ツトとして「2^-3」〜「2^-8」の重み付けされたデ
ータが出力される。更に、上記インバータ２９出
力、即ち、入力の絶対値が1/4を越えた場合に信
号“１”が出力されるオーバーフロー信号は、利
得制御回路１３に供給される。 次に、第３図を参照して、上記利得制御回路１
３の詳細につき説明する。上記インバータ２９出
力はアンドゲート３８を介し、全加算器（フルア
ダー）４０〜４９の一方の入力端Ａに各々与えら
れると共に、インバータ５０にて反転された信号
が、全加算器４０のキヤリー入力端Ｃに与えられ
る。尚、上記アンドゲート３８は後述する利得係
数制御回路２よりの信号がインバータ３９にて反
転され開閉制御信号として与えられる。更に、こ
の加算器４０〜４９の他方の入力端Ｂには、この
全加算器４０〜４９の出力端Ｓから出力された信
号が、遅延回路５１を介して単位時間遅延され、
その出力の最上位ビツト（符号ビツト）が直接、
第10ビツト以上第２ビツト（「2^-9」〜「2^-1」に
重み付けされる。）がアンドゲート５２〜６０を
介して印加される。尚、上記加算器４０〜４８で
は、そのキヤリー出力端COより、各々上位ビツ
ト側全加算器４１〜４９のキヤリー入力端Ｃに対
しキヤリー信号を与える。 そして、上記アンドゲート５２〜６０の一端に
は、遅延回路５１の符号ビツト出力が印加されて
おり、この出力が“１”、即ち、出力値が負数の
場合に限り、上記アンドゲート５２〜６０を介し
て、遅延回路５１から印加される第10ビツト〜第
２ビツト出力を上記全加算器４０〜４８に供給す
ると共に、第１図の加算器１４に印加するように
している。 次に、第４図を参照して、利得係数制御回路２
の詳細について説明する。この利得係数制御回路
２には、加算器１４より、係数K′が与えられる。
この係数K′は最上位ビツトが符号ビツトで、以
下「2^-1」〜「2^-8」に重み付けされたデータより
成る。 そして、符号ビツトを除く全ビツトデータは、
各々アンドゲート６１〜６７及びオアゲート６８
に供給されると共に、インバータ６９〜７６を介
してアンドゲート７７に印加される。更に、この
アンドゲート７７には上記符号ビツトもインバー
タ７８により反転されて印加される。 しかして、このアンドゲート７７出力はオアゲ
ート７９を介してオアゲート６８に与えられるほ
か、上記利得制御回路１３内のインバータ３９に
印加される。 更に、上記符号ビツトデータはインバータ８０
を介して上記アンドゲート６１〜６７に与えられ
ると共に、オアゲート７９にも与えられる。 尚、この利得係数制御回路２出力の符号ビツト
は必ず“０”となるように設定されている。 従つて、この利得制御回路２からは、入力デー
タである係数K′が零または負の場合は、最小の
正の値である「2^-8」のデータが係数K″として出
力され、係数K′が正の場合は、アンドゲート６
１〜６７が開成されることになり、係数K′が係
数K″として出力されることになる。 次に、本実施例の動作につき説明する。即ち、
先ず、第５図を参照して桁あふれ処理回路４の動
作につき説明する。第５図Ａは、桁あふれ処理回
路４に対する入力データの絶対値が1/4より小の
場合、即ち正の値のときは、小数点以下第２ビツ
ト以上の４ビツトがオール０であり、負の値のと
きは、上記４ビツトがオール１である為、第２図
のアンドゲート１５またはアンドゲート２０より
信号“１”が出力されることになり、従つてトラ
ンスフアゲート２２〜２８が開成され、入力デー
タが、そのまま出力データとなる。 また、第５図Ｂは、桁あふれ処理回路４に対す
る入力データの絶対値1/4以上1/2未満の場合であ
り、このときは、上記オアゲート２１出力は
“０”となる為、トランスフアゲート３１〜３７
が開成されることになる。従つて、この桁あふれ
処理回路４に対する入力データが正値の場合は、
符号ビツトのみを“０”とし、他のビツトを全て
“１”として、出力することになり、他方、上記
入力データが負値の場合は、符号ビツトのみを
“１”とし、他のビツトを全て“０”として出力
することになる。よつて、この場合は、桁あふれ
処理回路４の出力は、正の場合ダイナミツクレン
ジの最大値となり、負の場合、ダイナミツクレン
ジの最小値となる。 更に、第５図Ｃ，Ｄは各々、桁あふれ処理回路
４に対する入力データの絶対値が1/2以上１未満
の場合と、１以上7/4未満の場合を示すものであ
るが、いずれの場合も、上記第５図Ｂの場合と同
様に、桁あふれ処理回路４は動作し、その出力デ
ータは正の場合ダイナミツクレンジの最大値とな
り、負の場合はダイナミツクレンジの最小値とな
るものである。 従つて、第１図に示すデイジタルフイルタ装置
では、桁あふれ処理回路４によつて、ダイナミツ
クレンジに対するオーバーフローが防止され、こ
のデイジタルフイルタ装置が接続される外部装置
のオーバーフローの防止が可能となると共に、デ
イジタルフイルタ装置の発振動作も防止し得るこ
とになる。 しかして、上記桁あふれ処理回路４内のインバ
ータ２９出力が“０”の場合、即ち、上記ダイナ
ミツクレンジに対してオーバーフローしていない
場合は、第３図の利得制御回路１３の全加算器４
０〜４９の入力端Ａには、データ「2^-10」の値が
印加されることになる。従つて、加算器４０〜４
９では、アンドゲート５２〜６０出力及び遅延回
路５１の最上位ビツトと加算が行われ、遅延回路
５１にて単位時間遅延された後、出力されること
になるが、その際、符号ビツトが“０”の場合、
即ち、正値の出力が、遅延回路５１より成される
場合は、全加算器４０〜４９のＢ入力端に対し
て、オール“０”のデータが印加されると共に、
第１図の加算器１４に対してデータ「０」を供給
することになる。従つて、加算器１４は、ROM
から与えられる係数データＫが直接データK′出
力となる。 そして、その場合、第４図に示す利得係数制御
回路２からは係数K′がそのまま出力データK″と
なり、乗算器に与えられる。 しかして、そのような場合は、例えば、第６図
Ａに示す如く、通常のローパスフイルタとしてこ
のデイジタルフイルタ装置を使用している場合で
あり、その振幅特性の利得も、１（0dB）となる。 しかるに、第６図Ｂ、更には第６図Ｃの如く、
カツトオフ周波数c（角周波数ωc＝2πc）で、振
幅特性にピークをもたせる為、例えば、伝達関数
Ｈ（Ｚ）の係数b₂を制御した際は、桁あふれ処理
回路４からは、オーバーフローを示す信号が、利
得制御回路１３に供給されることになる。そし
て、その場合、利得係数制御回路２より“０”信
号がインバータ３９に与えられる際は、アンドゲ
ート３８が開成され全加算器４０〜４９には、
「−2^-8（１−2^-1）」の値、即ち、最下ビツトに対
応する全加算器４０のキヤリー入力端Ｃのみ
“０”信号で、全加算器４０〜４９の入力端Ａに
はオール“１”が印加されることになり、入力端
Ｂから供給されるデータ例えば「０」と加算を行
い、遅延回路５１に供給する。 従つて、遅延回路５１からは、符号ビツトが
“１”として出力される為、アンドゲー５２〜６
０が開成し、その結果、第１図の加算器１４に
は、上記「−2^-8（１−2^-1）」が出力されるように
なり、係数データＫが上記値だけ減少させられ
て、係数データK′となり、利得係数制御回路２
を介して乗算器１に印加される。 更に、単位時間経過後上記桁あふれ処理回路４
より、オーバーフローを指示する信号が、利得制
御回路１３に印加されると、上記遅延回路５１出
力「−2^-8（１−2^-1）」と今回供給されるデータ
「−2^-8（１−2^-1）」が全加算器４０〜４９で加算
され、その結果出力「−2^-7（１−2^-1）」が、次の
加算器１４に供給されるデータとなる。 このように、桁あふれ処理回路４からオーバー
フローを指示する信号が出力する間、加算器４０
〜４９では、順次、この出力値を減少（即ち、そ
の絶対値を増加）するように動作し、その結果、
乗算器１に供給する係数データK″の値を減少せ
しめ、フイルタの全体の利得を下げるように働
く。しかして、係数データK″を減少せしめるこ
とにより、加算器３出力が上記ダイナミツクレン
ジを越えないように変化してくると、上記桁あふ
れ処理回路４内のインバータ２９出力は“０”と
なる。 従つて、利得制御回路１３内の全加算器４０〜
４９には正の値「2^-10」が印加されるようになり
遅延回路５１出力との加算が、行われ、その出力
値が、負の場合は、上記係数データK′を、本来
の係数データＫに比べて小なる値とすると共に、
順次、その値を増加してゆく。従つて、フイルタ
の利得は、上がるようになつて来る。しかし、遅
延回路５１の出力が、正の値となつた場合は、上
記アンドゲート５２〜６０は閉成される為、利得
制御回路１３出力は「０」となり上記加算器１４
において、入力データＫより大の出力データ
K′を得るようなことは防止される。 しかるに、桁あふれ処理回路４から、オーバー
フローを指示する信号が、利得制御回路１３の与
えられている間に、カツトオフ周波数cの変更等
により利得係数Ｋがより小なる値に変更された場
合、利得係数制御回路２では、加算器１４から供
給されるデータK′が正の際、即ちその最上位ビ
ツトである符号ビツトが“０”の場合は、アンド
ゲート６１〜６７を開成して上記入力データ
K′を係数K″として出力するが、上記データK′が
「０」となつた際は、アンドゲート７７出力をオ
アゲート７９，６８を介して出力するようにす
る。従つて、係数K″は「2^-8」と設定される。 また、上記データK′が負の値となつた場合は、
インバータ８０出力が“０”となり、アンドゲー
ト６１〜６７が閉成されると共に、オアゲート７
９，６８を介して“１”信号を出力するようにな
る。また、係数K″の符号ビツトは強制的に“０”
とされている為、この利得係数制御回路２の出力
K″は「2^-8」となる。 従つて、乗算器１には、係数データK″として
必ず正の値が印加されることになり、フイルタの
発振動作等の防止が可能となる。 更に、利得係数制御回路２内のオアゲート７９
出力は、上述した利得制御回路１３内のインバー
タ３９を介してアンドゲート３８に与えられてい
る為、桁あふれ処理回路４よりオーバーフロー信
号が発生していても、利得係数Ｋが小の値に変更
されて、係数K′が０または負となつた場合、ア
ンドゲート３８出力を“０”にする。 従つて、利得制御回路１３内の全加算器４０〜
４９には正の値「2^-10」が印加されるようにな
り、フイルタの利得を上げるように加算器１４に
印加するデータを増加する、換言すると利得制御
回路１３出力を零に近づけるようにする。 このようにして、利得係数を切替えた場合も、
デイジタルフイルタ装置は誤動作しないように制
御され、また、第６図Ｂ，Ｃに示す如くデイジタ
ルフイルタ装置にレゾナンス特性を付加した場合
も、レゾナンス特性を付加しない第６図Ａと同様
その振幅特性の最大値が常に１となるように制御
され、出力レベルの変化は生じないようになつて
いる。 尚、上記実施例は、伝達関数Ｈ（Ｚ）が式(1)で
与えられるデイジタルフイルタ装置につき説明し
たが、一般の２次／２次のデイジタルフイルタ装
置、即ち、その伝達関数が Ｈ（Ｚ）＝Ｋ・１＋a₁Z^-1＋a₂Z^-2／１＋b₁Z^-1＋b₂Z^-2
…式(4) で与えられるデイジタルフイルタ装置に本発明を
適用することも出来る。例えば、その場合、桁あ
ふれ処理回路４に於て、その出力の絶対値が、
１／１＋a₁＋a₂を越えないように、ダイナミツクレ ンジを設定し、上記同様の動作を行わしめること
により、デイジタルフイルタ装置の出力の絶対値
が１を越えないようにすることが可能となる。そ
の場合、利得係数制御回路２にて同様動作を行わ
しめることにより利得係数を正の値に保持するこ
とが出来る。 また、本発明は、伝達関数が Ｈ（ｚ）＝Ｋ・１＋a₁Z^-1＋a₂Z^-2…＋a_nZ^-m／１＋b₁Z
^-1＋b₂Z^-2…＋b_oZ^-n で表現されるより高次のデイジタルフイルタ装置
にも適用出来ることは勿論である。 更に、１つのデイジタルフイルタ装置に対し、
外部ROMから係数を供給して、種々の特性を有
するフイルタを生成する場合は、上記桁あふれ処
理回路４において、伝達関数の零点を決定する係
数データから、最大値をおよび最小値を算出し
て、ダイナミツクレンジを決定し、このダイナミ
ツクレンジ内に入力データが存する場合は、入力
データを桁あふれ処理回路４の出力とし、上記ダ
イナミツクレンジ内に上記入力データが存しない
場合、入力データが正値の際は上記演算で算出し
た最大値を、入力データが負値の際は上記演算で
算出した最小値を各々出力するように制御すれば
良く、その際、オーバーフローが検出された場合
は、上記利得制御回路に於て、フイルタの利得を
下げるように動作せしめれば良い。しかして、そ
の場合も、利得係数制御回路２において、利得係
数が必ず正の値となるように、上記同様にして制
御し得る。 更にまた、桁あふれ処理回路４、利得制御回路
１３及び利得係数制御回路２を設ける経路位置
も、必要に応じて種々変更し得ることは勿論であ
る。 加えて、上記実施例は、パラレル演算により動
作するデイジタルフイルタ装置に本発明を適用し
たものであるが、シリアル演算により動作するデ
イジタルフイルタ装置に本発明を適用し得ること
は勿論であり、その場合は、桁あふれ処理回路
４、利得制御回路１３及び利得係数制御回路２の
構成がシリアル演算に適した回路構成となること
は勿論である。 加えて、また、上記実施例では、利得係数制御
回路２にて、入力データK′が零または負の値と
なつたことを検出した場合は、桁あふれ処理回路
４からオーバーフロー信号が出力していたとして
も、利得制御回路１３にて、デイジタルフイルタ
装置の利得を上げるべく、その出力値を増加する
ようにしたが、その場合、例えば、加算器４０〜
４９には入力端Ａからデータ「０」を印加するよ
うにして、利得制御回路１３の出力を保持するよ
うにし、上記オーバーフロー信号が停止してか
ら、利得制御回路１３出力を増加、即ち「０」に
近づけるように動作せしめることも可能である。 更に、本発明によるデイジタルフイルタ装置を
使用するにあたり、ナイキストのサンプリング定
理により、サンプリング周波数（単位時間を決定
する。）をsとした場合は、フイルタ入力信号を
s／２以上の周波数成分を含まないようにし、更に、 折返しひずみとの関係から、上記フイルタの入力
信号の周波数成分をs／４で制御すると、一層効果 的である。 以上、詳述した如く、本発明のデイジタルフイ
ルタ装置に於ては、演算のダイナミツクレンジに
対するオーバーフロー処理を行うと共に、オーバ
ーフローが生じた場合は、フイルタの利得係数を
減少せしめるように制御したことにより、予め演
算のダイナミツクレンジを広くとつておく必要は
なく、データの上位ビツトも有効利用出来、デイ
ジタルフイルタ装置の入出力データのビツト数も
等しくすることが出来る為、外部装置に対する接
続も容易となり、またデイジタルフイルタ装置の
カスケード接続も容易に行えるという利点があ
り、更に、オーバーフロー時に、単にダイナミツ
クレンジの最大値あるいは最小値を桁あふれ処理
回路より出力するものに比べ、波形ひずみが大幅
に改善出来、また、このデイジタルフイルタ装置
の出力レベルは、常に一定となる為、例えば、こ
のデイジタルフイルタ装置を電子楽器あるいは各
種音響機器に適用した場合も、出力音量が一定に
保てるという利点がある。更に、予め、デイジタ
ルフイルタ装置のダイナミツクレンジが決定され
る為、固定小数点演算に非常に有効であるという
利点がある。 加えて、本発明のデイジタルフイルタ装置に於
ては、上述した利得係数が零または負の値となつ
た場合は、利得係数として最小の正の値を出力す
るようにしたことにより、利得係数は常に正の値
に保たれる為、デイジタルフイルタ装置が発振す
る等の誤動作を防止出来るという利点があり、ま
た、その際、同時に上記オーバーフロー検出によ
り上記利得係数が減少せしめられるのを停止した
ことにより、デイジタルフイルタ装置の特性を上
記オーバーフロー時に変更する等しても、本来の
利得係数に早く回復するという利点があるもので
ある。

【図面の簡単な説明】

図面は、本発明の一実施例を示し、第１図は、
本実施例の回路構成図、第２図は第１図の桁あふ
れ処理回路４の詳細図、第３図は第１図の利得制
御回路１３の詳細図、第４図は、利得係数制御回
路２の詳細図、第５図は、上記桁あふれ処理回路
４の動作を説明する為の図、第６図は、本実施例
のデイジタルフイルタ装置の振幅特性を示す図で
ある。 １，７，９，１２……乗算器、２……利得係数
制御回路、３，６，８，１０，１４……加算器、
４……桁あふれ処理回路、１３……利得制御回
路。

Claims (1)

1. 【特許請求の範囲】 １ 伝達関数が Ｈ（ｚ）＝Ｋ・１＋a₁Z^-1＋a₂Z^-2…＋a_nZ^-m／１＋b₁Z^-1
   ＋b₂Z^-2…＋b_oZ^-n で表現されるデイジタルフイルタ装置に於て、 該デイジタルフイルタ装置の入力段の信号が所
   定のダイナミツクレンジに対して正または負のオ
   ーバーフローをしたことを検出する検出手段と、 該検出手段で上記正のオーバーフローが検出さ
   れた際、上記デイジタルフイルタ装置の入力段に
   上記ダイナミツクレンジの最大値を出力すると共
   に、上記負のオーバーフローが検出された際、上
   記デイジタルフイルタ装置の入力段に上記ダイナ
   ミツクレンジの最小値を出力することによりオー
   バーフロー処理を行なう第１の制御手段と、 上記検出手段で正または負のオーバーフローが
   検出された際、上記伝達関数の利得を決定する利
   得係数Ｋの値を減少させて上記デイジタルフイル
   タ装置に与え、上記入力段の信号が続けてオーバ
   ーフローすることを抑制する第２の制御手段と、 該第２の制御手段の制御により減少された利得
   係数Ｋが零または負の値となつたことも検出し、
   上記利得係数Ｋとして最小の正の値を出力すると
   共に、上記第２の制御手段での利得係数減少動作
   を停止せしめる第３の制御手段と を具備したことを特徴とするデイジタルフイルタ
   装置。 ２ 上記ダイナミツクレンジは上記デイジタルフ
   イルタ装置の伝達関数の零点を決定する上記伝達
   関数の係数a_n（ｍ＝１，２，…ｍ）に基いて設定
   されることを特徴とする特許請求の範囲第１項記
   載のデイジタルフイルタ装置。 ３ 上記第３の制御手段は、上記第２の制御手段
   の制御により減少された利得係数Ｋが零または負
   の値となつたことを検出し、上記利得係数Ｋとし
   て上記最小の正の値を出力すると共に、上記第２
   の制御手段での利得係数減少動作を停止せしめ、
   且つ上記第２の制御手段に対し上記利得係数Ｋを
   増加せしめるように制御することを特徴とする特
   許請求の範囲第１項記載のデイジタルフイルタ装
   置。