JPS6337657A - Power amplification transistor and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は集積回路に関し、特に電力増幅トランジスタを
含む電力増幅集積回路とその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to integrated circuits, and more particularly to a power amplification integrated circuit including a power amplification transistor and a method of manufacturing the same.
第２図〜第６図を参照しながら従来技術を説明する。 The prior art will be explained with reference to FIGS. 2 to 6.
第２図はシリコンウェーハに組み込まれた従来のプレー
ナ形ＮＰＮＷ）、）ンジスタの断面図である。このよう
なＮＰＮ型トランジスタは、選択拡散法またはイオン打
込み法などにより、Ｎ型領域はシリコンウェーハにリン
（Ｐ）またはひ素（Ａｓ）等の不純物をドープし、Ｐ型
領域はほう素（Ｂ）等の不純物をドープして得られる。FIG. 2 is a cross-sectional view of a conventional planar NPNW resistor incorporated in a silicon wafer. Such NPN transistors are made by doping a silicon wafer with impurities such as phosphorus (P) or arsenic (As) in the N-type region and boron (B) in the P-type region by selective diffusion or ion implantation. It can be obtained by doping with impurities such as.
このようなＮＰＮ型トランジスタの製造過程では、シリ
コンウェーハの所望の領域にＮ型領域またはＰ型領域を
形成するために１）シリコン酸化膜１１の形成、２）感
光剤の塗布、３）感光マスクを用いた紫外線露光、４）
現像、５）エツチング等のプロセスが何回か繰り返され
るのが普通である。所望の拡散またはイオン注入を終え
た後、金（Ａｕ）・アルミニウム（ＡＩ）・ニッケル（
Ｎｉ ）等を適当なマスクを用いてＮ型領域に蒸着また
はスパッタしてエミッタ電極１６を形成する。以上のよ
うにして形成されたＮ型領域はそれぞれＮＰＮ型トラン
ジスタのエミッタ１４とコレクタ１５を形成し、Ｐ型領
域はペース１３を形成する。In the manufacturing process of such an NPN transistor, in order to form an N-type region or a P-type region in a desired region of a silicon wafer, 1) forming a silicon oxide film 11, 2) applying a photosensitive agent, and 3) using a photosensitive mask. UV exposure using
Processes such as development and 5) etching are usually repeated several times. After completing the desired diffusion or ion implantation, gold (Au), aluminum (AI), nickel (
The emitter electrode 16 is formed by vapor-depositing or sputtering Ni) or the like on the N-type region using a suitable mask. The N-type regions formed as described above form the emitter 14 and collector 15 of the NPN-type transistor, respectively, and the P-type region forms the paste 13.
第５図は、ＮＰＮ型トランジスタの動作時の状態を示す
概念図である。ＮＰＮ型トランジスタを電力増幅のため
に使用する場合には、ペース−エミッタ間を順方向にバ
イアスする。順方向にバイアスしたトランジスタのペー
ス１３には横方向にペース電流（破線で示す）が流れる
。ところが、ペース１３にはペースの不純物（はう素（
Ｂ）など）の濃度やペースの幅などによって決まるペー
ス抵抗があり、したがってこのペース抵抗による電圧降
下が生じる。そのため、エミッタ１４の中央部と外側部
との間にはこの電圧降下による電位差が生じており、ペ
ース１３の中央部はペース１３の外側に比べて順方向の
バイアス電圧は低く力る。そのため、エミッタ１４から
ペース１３へ流れ込むキャリア注入の集中がエミッタ１
４のペースに近い部分に起こっている。この電流集中に
よって、エミッタ１４とペース１３との接合部の接合温
度が上昇した場合には、エミッタ１４からペース１３へ
のエミッタ電流が増大することが知られておりこれが接
合温度をますます上昇させるといういわゆる熱暴走が起
こり、そのためトランジスタが破壊されてしまう。この
ことは特に電力増幅トランジスタの設計上の重要な問題
となっており、この問題を解決するための一方法として
第４図および第５図に示されるように、エミッタ電極１
６１ とペース電極１８１とをいわゆるくし形（インタ
ーデイジット形）の構造とすることが行われている。こ
の構造によれば、第３図のエミッタ１４を複数のエミッ
タ１４’、１４’、 ・・・に分け、エミッタ１４に
おける局部的なエミッタ電流の集中が起こりにくい構造
となっている。この分割されたエミッタ１４’、１４’
、１４’ ・・・は先に述べたように拡散法などによっ
て形成され、その後各エミッタ１４’、１４’、・・・
に対して金（Ａｕ ）等のエミッタ電極１６′を適当表
！スクな用いて蒸着またはスパッタする。一般にこのエ
ミッタ１４’ 、１４’ １ ・・・は高周波特性を良
くするためには数多く（数百側以上）、シかもエミッタ
１４’、１４’、 ・・・の幅を狭くする必要がある
。一般にこのエミッタ１４′、１４１、・・・は通常数
ミクロン幅の非常に微細なパターンであり、適当なマス
クを用いて、この微細かパターンに精度良くエミッタ電
極１６°を蒸着しなければならない。そのためマスクの
合せ精度（一般にエミッタコンタクトの合せ精度という
）ＶＣ余裕がなく歩留りの悪さの原因となっていた。FIG. 5 is a conceptual diagram showing the operating state of the NPN transistor. When an NPN transistor is used for power amplification, it is forward biased between the pace and the emitter. A pace current (indicated by a broken line) flows laterally through the forward biased transistor pace 13 . However, Pace 13 contains impurities (boron) in Pace 13.
There is a pace resistance that is determined by the concentration of (B), etc., pace width, etc., and therefore a voltage drop occurs due to this pace resistance. Therefore, a potential difference due to this voltage drop is generated between the central part and the outer part of the emitter 14, and a lower forward bias voltage is applied to the central part of the pace 13 than to the outer part of the pace 13. Therefore, the concentration of carrier injection flowing from the emitter 14 to the pace 13 is reduced to the emitter 1.
This is happening at a part close to the pace of 4. It is known that when the junction temperature of the junction between the emitter 14 and the pace 13 increases due to this current concentration, the emitter current from the emitter 14 to the pace 13 increases, which further increases the junction temperature. A so-called thermal runaway occurs, which destroys the transistor. This is a particularly important problem in the design of power amplification transistors, and one way to solve this problem is to mount the emitter electrode as shown in FIGS. 4 and 5.
61 and the pace electrode 181 have a so-called comb-shaped (interdigitated) structure. According to this structure, the emitter 14 shown in FIG. 3 is divided into a plurality of emitters 14', 14', . . . , so that local concentration of emitter current in the emitter 14 is less likely to occur. These divided emitters 14', 14'
, 14', . . . are formed by the diffusion method as described above, and then each emitter 14', 14', .
For this, use an appropriate emitter electrode 16' such as gold (Au)! Vapor deposition or sputtering using a standard method. In general, in order to improve high frequency characteristics, it is necessary to have a large number of emitters 14', 14' 1 . Generally, the emitters 14', 141, . . . are very fine patterns with a width of several microns, and the emitter electrodes 16° must be deposited on these fine patterns with high precision using an appropriate mask. Therefore, there is no VC margin for mask alignment accuracy (generally referred to as emitter contact alignment accuracy), which causes poor yield.
また、このようなくし形の電力増幅トランジスタは、数
百側以上のトランジスタが外部電極膚２０によって並列
に接続されたいわゆるマルチトランジスタの形態となっ
ている（第６図参照）。Further, such a comb-shaped power amplifying transistor is in the form of a so-called multi-transistor in which hundreds of transistors or more are connected in parallel by external electrode plates 20 (see FIG. 6).
この場合、各トランジスタは、各エミッタ１４’に注入
または拡散されるリンまたはひ素などの不純物の濃度分
布の違いゴミの付着等により特性がばらついているのが
普通である。このため熱の発生のしやすさ等において個
々に相違するのが普通である。一般に特性のばらついた
複数のトランジスタを並列接続して使用する場合には、
第６図に示されるように各エミッタに数Ω程度の安定化
抵抗（パラスト抵抗ともいう）Ｒ１、Ｒ２、Ｒ３を互い
に並列に接続する。この安定化抵抗により、たとえばト
ランジスタＴｒ１のエミッタ電流が何らかの原因で増加
した時には、２安定化抵抗Ｒ１の電圧降下がバイアスと
して働いて、トランジスタＴｒｌを流れる電流を自動的
に抑制する訳である。In this case, the characteristics of each transistor usually vary due to differences in the concentration distribution of impurities such as phosphorus or arsenic that are injected or diffused into each emitter 14', and due to the adhesion of dust and the like. For this reason, it is common for each type to differ in terms of how easily they generate heat. Generally, when using multiple transistors with different characteristics connected in parallel,
As shown in FIG. 6, stabilizing resistors (also referred to as parast resistors) R1, R2, and R3 of several ohms are connected in parallel to each emitter. Due to this stabilizing resistor, for example, when the emitter current of the transistor Tr1 increases for some reason, the voltage drop across the two stabilizing resistors R1 acts as a bias, and the current flowing through the transistor Trl is automatically suppressed.
この安定化抵抗の考え方に基づいて、くし形の電力増幅
トランジスタの分割された各エミッタ１４１．１４′、
・・・のすべてに安定化抵抗を設けている。従来この安
定化抵抗は、第２図に示されるように、ニッケルークロ
ム系の薄膜１７を蒸着またはスパッタリングによって、
エミッタ１４への不純物の拡散などとは別途に形成ｌ、
ていた。そのため、安定化抵抗を設けるための蒸着また
はスバッタリングなどの工程が余分に必要であり、電力
増幅トランジスタおよびこれを含む電力増幅集積回路の
製造工程を複雑にしていた。Based on this stabilizing resistor concept, each divided emitter 141.14' of a comb-shaped power amplification transistor,
A stabilizing resistor is provided for all... Conventionally, this stabilizing resistor is made by depositing or sputtering a nickel-chromium thin film 17, as shown in FIG.
Separately from the diffusion of impurities into the emitter 14,
was. Therefore, an extra step such as vapor deposition or sputtering is required to provide the stabilizing resistor, which complicates the manufacturing process of the power amplification transistor and the power amplification integrated circuit including the same.
また電力増幅トランジスタは低周波から高周波にわたっ
て使用される。電力増幅トランジスタの高周波特性は、
エミッターペース接合部の厚さ、エミッタ・ペース・コ
レクタ各々の不純物の濃度分布、ペースの厚さ等によっ
て大きく変化することが知られている。従来、エミッタ
１４は熱拡散またはイオン打込み法により不純物の拡散
を行っており、この方法ではエミッターペース接合部の
厚さを浅くすることができず、そのため高周波特性に限
界のあることが知られている。Furthermore, power amplification transistors are used from low frequencies to high frequencies. The high frequency characteristics of a power amplification transistor are
It is known that it varies greatly depending on the thickness of the emitter-paste junction, the concentration distribution of impurities in each of the emitter, paste, and collector, and the thickness of the paste. Conventionally, impurities have been diffused into the emitter 14 by thermal diffusion or ion implantation, and it is known that this method does not allow the thickness of the emitter paste junction to be made shallow, which limits the high frequency characteristics. There is.
本発明の目的は、電力増幅トランジスタとこれを含む電
力増幅集積回路の製造工程を簡略化することである。An object of the present invention is to simplify the manufacturing process of a power amplification transistor and a power amplification integrated circuit including the same.
本発明の他の目的は、エミッタ電極１６の蒸着の際の、
エミッタコンタクトの合せ・精度が平易で、歩留りの良
好な電力増幅トランジスタとこれを含む電力増幅集積回
路の製造方法を得ることである。Another object of the present invention is that during the deposition of the emitter electrode 16,
It is an object of the present invention to provide a power amplification transistor with easy alignment and precision of emitter contacts and a good yield, and a method of manufacturing a power amplification integrated circuit including the same.
本発明のさらに他の目的は、高周波特性が良く、高性能
の電力増幅トランジスタとこれを含む電力増幅集積回路
を得ることである。Still another object of the present invention is to obtain a high-performance power amplification transistor with good high frequency characteristics and a power amplification integrated circuit including the same.
第１図を参照しながら、本発明の詳細な説明する。本発
明によれば、拡散法などによるペース３の形成の後に、
ＣＶＤ法などを用いて、ポリシリコン膜を、エミッタ４
を覆うエミッタ領域部分２ｂおよび安定化抵抗２ａとな
るべき部分に形成し、このポリシリコン膜にひ素（Ａ８
）またはリン（Ｐ）などの不純物をドープし、さらにア
ニールなどの熱処理を施して、安定化抵抗２ａとエミッ
タ４を同時に形成することを特徴とする。The present invention will be described in detail with reference to FIG. According to the present invention, after forming the pace 3 by a diffusion method or the like,
A polysilicon film is deposited on the emitter 4 using a CVD method or the like.
arsenic (A8
) or phosphorus (P), and further performs heat treatment such as annealing to form the stabilizing resistor 2a and the emitter 4 at the same time.
すなわち、本発明は、
■エミッタ電流のための安定化抵抗を有する電力増幅ト
ランジスタにおいて、この安定化抵抗はポリシリコン膜
により形成されることを特徴とするｌう力増幅トランジ
スタ、
■ポリシリコン膜をエミッタ電流のための安定化抵抗に
使用した電力増幅トランジスタを構成要素とすることを
特僧とする電力増幅集積回路■電力増幅トランジスタの
製造方法において、安定化抵抗となるべき部分とエミッ
タを罹うエミッタ領域部分にポリシリコン膜を形成し、
このポリシリコン膜に不純物をドープし、さらに熱処理
することを特徴とする電力増幅トランジスタの製造方法
を提供するものである。That is, the present invention provides: (1) a power amplifying transistor having a stabilizing resistor for emitter current, in which the stabilizing resistor is formed of a polysilicon film; (2) a power amplifying transistor having a polysilicon film; A power amplification integrated circuit whose special feature is a power amplification transistor used as a stabilizing resistor for the emitter current ■In the manufacturing method of a power amplification transistor, the part that should be the stabilizing resistor and the emitter are connected. A polysilicon film is formed in the emitter region,
The present invention provides a method for manufacturing a power amplification transistor characterized by doping this polysilicon film with an impurity and then subjecting it to heat treatment.
第１Ａ図〜第１Ｂ図を参照しながら本発明を具体的に説
明する。The present invention will be specifically described with reference to FIGS. 1A to 1B.
引き上げ法などにより得られた適当々比抵抗のＮ型シリ
コンウェーハの全面にシリコンの酸化膜１を形成する。A silicon oxide film 1 is formed on the entire surface of an N-type silicon wafer having a suitable resistivity obtained by a pulling method or the like.
このシリコン酸化膜に適当な感光剤を塗布し７、適当な
感光マスクを用いてペース３となるべき領域を露光し現
像を行う。その後エツチングを行いほう素（Ｂ）＆どの
不純？・をイオン打込み法または熱拡散法を用いてドー
ズしてペース３を形成する。再びシリコン酸化膜を形成
し適当な感光剤をこのシリコン酸化膜に塗布し、適当な
感光マスクを用いてエミッタ４となるべき領域を露光し
７現像を行う。その後エツチングを行ってエミッタ４と
なるべき領域を露出させる。次にＣＶＤ法などを用いて
、エミッタ４となるべき部分よりも広くかつこれを覆う
エミッタ領域部分２ｂと安定化抵抗２ａと力るべき部分
にポリシリコン膜を形成する。次にこのポリシリコン膜
２ａ。This silicon oxide film is coated with a suitable photosensitive agent 7, and the area to become the paste 3 is exposed and developed using a suitable photosensitive mask. After that, etching is performed to determine which impurities include boron (B). Form the paste 3 by dosing the paste using an ion implantation method or a thermal diffusion method. A silicon oxide film is formed again, a suitable photosensitive agent is applied to this silicon oxide film, and a region to become the emitter 4 is exposed using a suitable photosensitive mask, followed by development. Thereafter, etching is performed to expose the region to become the emitter 4. Next, using a CVD method or the like, a polysilicon film is formed on the emitter region portion 2b that is wider than and covers the portion that is to become the emitter 4, and on the portion that is to be connected to the stabilizing resistor 2a. Next, this polysilicon film 2a.
２ｂにひ素（Ａ３）またはリン（Ｐ）などの不純物を熱
拡散法またはイオン打込み法を用いてドープしその後、
アニールなどの熱処理を行う。次に、適当なマスクを用
いてアルミニウム（Ａｌ）または金（Ａｕ ）などのエ
ミッタ電極６及び外部電極２０を、蒸着法またはスパッ
タによりエミッタ領域部分２ｂのポリシリコン膜と同じ
くポリシリコン膜の安定化抵抗２ａとを結合するように
形成する。ポリシリコン漠にドープされるひ素またはリ
ン１どの不純物の濃度は、適当な電導度とＩｔ：抗値な
ポリシリコン浪に与えるよう設定される。2b is doped with an impurity such as arsenic (A3) or phosphorus (P) using a thermal diffusion method or an ion implantation method, and then,
Perform heat treatment such as annealing. Next, using an appropriate mask, an emitter electrode 6 and an external electrode 20 made of aluminum (Al) or gold (Au) are formed by vapor deposition or sputtering to stabilize the polysilicon film as well as the polysilicon film in the emitter region portion 2b. It is formed so as to be coupled with the resistor 2a. The concentration of impurities such as arsenic or phosphorus 1 to be doped into the polysilicon layer is set so as to provide the polysilicon layer with appropriate conductivity and resistivity.
第１ Ｂ ［：’４には、以上のようにして得られたＮ
ＰＮ型電力増幅トランジスタのエミッタとペースの不純
物の濃度分布を示す。The first B[:'4 contains N obtained as above.
3 shows the concentration distribution of impurities in the emitter and paste of a PN-type power amplification transistor.
本発明によれば、安定化抵抗はＣＶＤ法などによってポ
リシリコン膜を用いてエミッタと同時に形成され、従来
のようにエミッタの拡散工程と別途に形成されないので
電力増幅トランジスタおよびこれを含む電力増幅集積回
路の製造工程を簡略化することができる。According to the present invention, the stabilizing resistor is formed at the same time as the emitter using a polysilicon film by the CVD method, etc., and is not formed separately from the emitter diffusion process as in the conventional method. The circuit manufacturing process can be simplified.
またエミッタ電極６は、従来の微細なエミッタ１４のパ
ターン上にではマく、エミッタ４の上に形成されたエミ
ッタ４のパターンよりも広い導電性のポリシリコン膜２
ｂのパターンの一部に合わせれけよいので、エミッタコ
ンタクトのマスクの合せ精度に余裕があり、歩留りが従
来よりも１０チ向上した性能のよい電力増幅トランジス
タを得ることができる。Furthermore, the emitter electrode 6 is not formed on the conventional fine pattern of the emitter 14, but is formed on a conductive polysilicon film 2 that is wider than the pattern of the emitter 4 formed on the emitter 4.
Since it can be aligned with a part of the pattern b, there is a margin in the alignment accuracy of the emitter contact mask, and a high-performance power amplification transistor with a yield improved by 10 inches compared to the conventional one can be obtained.
また、エミッタ４の接合部は、熱拡散またはイオン打込
み法により、ひ素またはリンなどの不純物をドープしそ
の後アニールすることにより浅く形成されるので、高周
波特性のよい電力増幅トランジスタを得ることができる
。Further, since the junction of the emitter 4 is formed shallowly by doping impurities such as arsenic or phosphorus by thermal diffusion or ion implantation and then annealing, a power amplification transistor with good high frequency characteristics can be obtained.
以上、本発明について詳細に述べたけれども、本発明の
技術思想から逸脱することなく様々な応用・変更が可能
であることは等業者には明らかであろう。たとえば、本
発明の電力増幅トランジスタはＮＰＮ盤でなくＰＮＰｉ
とすることも可能である。また、電力増幅トランジスタ
の電極パターンはくし形（インターデイジット形）でな
くいわゆるオーバーレイ形とすることも可能である。Although the present invention has been described in detail above, it will be obvious to those skilled in the art that various applications and modifications can be made without departing from the technical idea of the present invention. For example, the power amplification transistor of the present invention is not an NPN board but a PNPi board.
It is also possible to do this. Furthermore, the electrode pattern of the power amplification transistor may be of a so-called overlay type instead of a comb shape (interdigit type).
また電力増幅トランジスタを構成要素とする電力増幅集
積回路に本発明を適用することも本発明に含まれる。The present invention also includes application of the present invention to a power amplification integrated circuit having a power amplification transistor as a component.
第１Ａ図は本発明による電力増幅トランジスタを含む電
力増幅集積回路の要部拡大断面図である。
第１Ｂ図は、本発明によるＮＰＮ型電力壇幅トランジス
タのエミッタとペースの不純物の濃度分布を示すグラフ
図である。
第２図は、従来技術による電力増幅トランジスタを含む
電力増幅集積回路の要部拡大断面図である。
第３図は、トランジスタの動作状態を示す概念図である
。
第４図は、くし形の電力増幅トランジスタを含む電力増
幅集積回路の要部拡大断面図である。
第５図は、第４図を上から見た場合のくし彫型力増幅ト
ランジスタの平面図である。
第６図は、エミッタ気流のための安定化抵抗を備えた複
数のＮＰＮ型トランジストを並列接続した場合の回路図
である。
図中の各番号が示す名称を以下に挙げる。
１ ：シリコン酸化膜
２ａ：安定化抵抗としてのポリシリコン膜２ｂ：エミツ
タ領域部分のポリシリコｙｇ３ 二ベース
４ ：エミツタ
５ ：コレクタ
６ ：エミッタ電極
１１：シリコン酸化膜
１３：ペース
１４．１４１ ：エミツタ
１５；コレクタ
１６．１６１ ：工之ツタ電他
１７：安定化抵抗（従来、ニッケルークロム膜）１８．
１８１ ：ペース電極
２０：外部電極
第１Ａ図
第１Ｂ図
表面力・ら／）ン鍬で（μｍ）
第２図
第３図FIG. 1A is an enlarged sectional view of a main part of a power amplification integrated circuit including a power amplification transistor according to the present invention. FIG. 1B is a graph showing the concentration distribution of impurities in the emitter and base of the NPN power platform width transistor according to the present invention. FIG. 2 is an enlarged sectional view of a main part of a power amplification integrated circuit including a power amplification transistor according to the prior art. FIG. 3 is a conceptual diagram showing the operating state of the transistor. FIG. 4 is an enlarged sectional view of a main part of a power amplification integrated circuit including comb-shaped power amplification transistors. FIG. 5 is a plan view of the comb-shaped force amplifying transistor when FIG. 4 is viewed from above. FIG. 6 is a circuit diagram in which a plurality of NPN transistors each having a stabilizing resistor for emitter airflow are connected in parallel. The names indicated by each number in the figure are listed below. 1: Silicon oxide film 2a: Polysilicon film 2b as a stabilizing resistor: Polysilicon YG3 in emitter region 2 Base 4: Emitter 5: Collector 6: Emitter electrode 11: Silicon oxide film 13: Pace 14.141: Emitter 15; Collector 16.161: Kono Tsutaden et al. 17: Stabilizing resistor (conventionally, nickel-chromium film) 18.
181: Pace electrode 20: External electrode Fig. 1A Fig. 1B Surface force・ra/) with a hoe (μm) Fig. 2 Fig. 3
Claims (3)
幅トランジスタにおいて、 この安定化抵抗はポリシリコン膜により形成されること
を特徴とする電力増幅トランジスタ。(1) A power amplification transistor having a stabilizing resistor for emitter current, characterized in that the stabilizing resistor is formed of a polysilicon film.
抗に使用した電力増幅トランジスタを構成要素とするこ
とを特徴とする電力増幅集積回路。(2) A power amplification integrated circuit characterized in that its constituent element is a power amplification transistor using a polysilicon film as a stabilizing resistor for emitter current.
化抵抗となるべき部分とエミッタを覆うエミツタ領域部
分にポリシリコン膜を形成し、このポリシリコン膜に不
純物をドープし、さらに熱処理することを特徴とする電
力増幅トランジスタの製造方法。(3) A method for manufacturing a power amplification transistor, characterized in that a polysilicon film is formed in a portion to become a stabilizing resistor and an emitter region covering an emitter, this polysilicon film is doped with impurities, and further heat-treated. A method for manufacturing a power amplification transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18028786A JPS6337657A (en) | 1986-08-01 | 1986-08-01 | Power amplification transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18028786A JPS6337657A (en) | 1986-08-01 | 1986-08-01 | Power amplification transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337657A true JPS6337657A (en) | 1988-02-18 |
Family
ID=16080572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18028786A Pending JPS6337657A (en) | 1986-08-01 | 1986-08-01 | Power amplification transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337657A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226032A (en) * | 1988-07-14 | 1990-01-29 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH06318600A (en) * | 1990-02-20 | 1994-11-15 | American Teleph & Telegr Co <Att> | Semiconductor device |
| US6102595A (en) * | 1998-12-28 | 2000-08-15 | Fujitsu Limited | Sheet supply apparatus having inclined feeding correcting function and recording apparatus |
| US6152628A (en) * | 1998-03-20 | 2000-11-28 | Fujitsu Limited | Sheet supply apparatus with feed protrusions for skew correction |
-
1986
- 1986-08-01 JP JP18028786A patent/JPS6337657A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226032A (en) * | 1988-07-14 | 1990-01-29 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH06318600A (en) * | 1990-02-20 | 1994-11-15 | American Teleph & Telegr Co <Att> | Semiconductor device |
| US6152628A (en) * | 1998-03-20 | 2000-11-28 | Fujitsu Limited | Sheet supply apparatus with feed protrusions for skew correction |
| US6102595A (en) * | 1998-12-28 | 2000-08-15 | Fujitsu Limited | Sheet supply apparatus having inclined feeding correcting function and recording apparatus |
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