JPS6336459A - High speed dma transferring system - Google Patents
High speed dma transferring systemInfo
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- JPS6336459A JPS6336459A JP61180805A JP18080586A JPS6336459A JP S6336459 A JPS6336459 A JP S6336459A JP 61180805 A JP61180805 A JP 61180805A JP 18080586 A JP18080586 A JP 18080586A JP S6336459 A JPS6336459 A JP S6336459A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Computer And Data Communications (AREA)
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Abstract
Description
【発明の詳細な説明】
〔概要〕
高速ＬＡＮに接続される装置において、ＤＭＡコントロ
ーラを複数チャンネル用意しておき、フレーム毎にＤＭ
Ａ要求を切り換える外部回路を設け、連続してフレーム
が到着しても次々にメモリにＤ Ｍ Ａ転送可能にした
ものである。[Detailed Description of the Invention] [Summary] In a device connected to a high-speed LAN, multiple channels of DMA controllers are prepared, and DM
An external circuit for switching the A request is provided to enable DMA transfer to the memory one after another even if frames arrive one after another.
本発明は、高速Ｌ Ａ Ｎ （Ｌｏｃａｌ Ａｒｅａ
Ｎｅｔｗｏｒｋ）に接続された送受信局において、受信
したデータを高速にメモリに転送するための高速Ｄ Ｍ
Ａ転送方式に関するものである。The present invention provides high-speed local area
A high-speed DM for quickly transferring received data to memory at a transmitting/receiving station connected to
This relates to the A transfer method.
ＬＡＮの送受信局においては、回線制御回路がＬＡＮの
伝送路に接続され、回線側′４１）回路がＤＭＡコント
ローラに転送要求を送ると、ＤＭＡコントローラが受信
データを回線制御回路から取り出し、メモリに書き込ん
でいる。ＤＭＡコントローラが転送要求を受は取った時
にデータ転送を行うようにするためには、ＤＭＡコント
ローラにデータ・アドレスやバイト・カウントを設定し
、ＤＮＩＡコントローラ内の制御レジスタのスタート・
ビットをオンにしておく必要がある。従来の技術では、
ＤＭＡコントローラが１個しか設置されていなかった。At a LAN transmitting/receiving station, a line control circuit is connected to the LAN transmission line, and when the line side '41) circuit sends a transfer request to the DMA controller, the DMA controller takes out the received data from the line control circuit and writes it into memory. I'm here. In order for the DMA controller to transfer data when it receives a transfer request, set the data address and byte count in the DMA controller, and set the start/byte count in the control register in the DNIA controller.
The bit must be turned on. With conventional technology,
Only one DMA controller was installed.
ＬＡＮが高速になり、同一局への受信が頻繁に発生した
場合には、従来方式では、最初のフレームのＤＭＡ終了
から次のフレームの受信までの間にＤＭＡコントローラ
に対する設定起動が時間的に出来なくなる。When LAN speeds become faster and reception to the same station occurs frequently, with the conventional method, settings for the DMA controller can be activated between the end of DMA of the first frame and the reception of the next frame. It disappears.
本発明は、この点に鑑みて創作されたものであって、高
速ＬＡＮに接続された送受信局において、自局を指定し
たフレームが連続的に到着した場合でも、受信不能にな
らないようになった高速ＤＭＡ転送方式を提供すること
を目的としている。The present invention was created in view of this point, and is designed to prevent a transmitting/receiving station connected to a high-speed LAN from becoming unreceivable even when frames specifying the own station arrive continuously. The purpose is to provide a high-speed DMA transfer method.
第１図は本発明の原理図である。回線制御回路はＬＡＮ
に接続されている。回線制御回路１は、フレームを受信
すると、ＤＭＡ転送要求を出力する。このＤＭＡ転送要
求は、ＤＭＡ要求切換回路５を介してＤＭＡコントロー
ラ３−１．３−２の内の何れか一方に入力される。なお
、ＤＭＡコントローラ３−１．３−２は、電源投入時に
設定起動処理が行われている。いま、ＤＭＡコントロー
ラ３−１にＤＭＡ要求が入力されたと仮定すると、ＤＭ
Ａコントローラ３−１は、回線制御回路ｌによって受信
されたデータをメモリ２に書き込む。FIG. 1 is a diagram showing the principle of the present invention. Line control circuit is LAN
It is connected to the. When the line control circuit 1 receives the frame, it outputs a DMA transfer request. This DMA transfer request is input to either one of the DMA controllers 3-1 and 3-2 via the DMA request switching circuit 5. Note that the DMA controller 3-1.3-2 undergoes a setting startup process when the power is turned on. Now, assuming that a DMA request is input to the DMA controller 3-1, the DM
The A controller 3-1 writes the data received by the line control circuit l into the memory 2.
１フレームの受信が完了すると、ＤＭＡ要求切換回路５
は、他方のＤＭＡコントローラ側（この場合には３−・
２側）に倒される。次のフレームが回線制御回路１によ
って受信されると、受信データはＤＭＡコントローラ３
−２によってメモリ２に書き込まれる。ＤＭＡコントロ
ーラ３−２によってＤＭＡ転送が行われている間に、Ｄ
ＭＡコントローラ３−１に対する設定起動処理が行われ
る。When the reception of one frame is completed, the DMA request switching circuit 5
is on the other DMA controller side (in this case 3-
2 side). When the next frame is received by the line control circuit 1, the received data is transferred to the DMA controller 3.
-2 is written to memory 2. While the DMA transfer is being performed by the DMA controller 3-2, the D
Setting startup processing for the MA controller 3-1 is performed.
同様に、ＤＭＡコントローラ３−１によってＤＭＡ転送
が行われるでいる間に、ＤＭＡコントローラ３−２に対
する設定起動処理が行われる。Similarly, while DMA transfer is being performed by the DMA controller 3-1, setting activation processing for the DMA controller 3-2 is performed.
第２図は本発明の１実施例を示すブロック図である。第
２図において、１は回線制御回路、２はメモリ、３−１
と３−２はＤＭＡコントローラ、４はプロセッサ、６は
Ｊ−にフリップ・フリップ、７と８はＡＮＤ回路、９と
１０はドライバをそれぞれ示している。回線制御回路１
は、Ｆｌｅｘｉｂｌｅ Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃ
ｏｎｔｒｏｌｌｅｒと呼ばれるものであって、富士連装
のＭＢ６６ＶＩ＋５０１と言うＬＳＩを使用することが
出来る。回線制御回路ｌは、フレームの受信を開始する
と、転送要求信号ＲＥＱを出力し、フレームの最後のデ
ータを受信すると、転送終了信号ＤＥＮＤを出力する。FIG. 2 is a block diagram showing one embodiment of the present invention. In Figure 2, 1 is a line control circuit, 2 is a memory, and 3-1
and 3-2 are DMA controllers, 4 is a processor, 6 is a flip-flop to J-, 7 and 8 are AND circuits, and 9 and 10 are drivers, respectively. Line control circuit 1
is Flexible Media Access C
It is called an ontroller, and an LSI called MB66VI+501 manufactured by Fuji Renso can be used. When the line control circuit l starts receiving a frame, it outputs a transfer request signal REQ, and when it receives the last data of the frame, it outputs a transfer end signal DEND.
ＤＭＡコントローラ３−１．３−２としては、日立製の
ＨＤ６８４５０と言うＬＳＩを使用することが出来る。As the DMA controller 3-1.3-2, an LSI called HD68450 manufactured by Hitachi can be used.
このＤＭＡコントローラ３−１．３−２はＲＥＱ端子と
ＡＢＯＲＴ端子を有している。ＤＭＡコントローラ３−
１にＤＭＡ転送を行わせるためには、データ・アドレス
とバイト・カウントをセントし、制御レジスタの中のス
タート・ビットをオンにして置く必要がある。これを設
定起動処理と言う。設定起動処理されている状態の下で
、ＲＥＱ端子にオンの信号が入力されると、ＤＭＡコン
トローラ３−１はＤＭＡ転送を行う。ＤＭＡコントロー
ラ３−２も同様な動作を行う。プロセッサ４は、ＤＭＡ
コントローラ３−１．３−２に対する設定起動処理を行
うものである。Ｊ−にフリップ・フロップ６、ＡＮＤＮ
０回路びＡＮＤ回路８は、第１図のＤＭＡ切換回路５を
構成している。フリップ・フロップ６の上側出力が「１
」の場合には、転送要求信号ＲＥＱはＤＭＡコントロー
ラ３−１のＲＥＱ端子に入力され、フリップ・フロップ
６の下側出力が「１」の場合には、転送要求信号ＲＥＱ
はＤＭＡコントローラ３−２のＲＥＱ端子に入力される
。This DMA controller 3-1.3-2 has a REQ terminal and an ABORT terminal. DMA controller 3-
To cause a 1 to perform a DMA transfer, it is necessary to set the data address and byte count and turn on the start bit in the control register. This is called setting startup processing. When an ON signal is input to the REQ terminal while the setting activation process is being performed, the DMA controller 3-1 performs DMA transfer. The DMA controller 3-2 also performs similar operations. Processor 4 is a DMA
It performs setting startup processing for the controllers 3-1 and 3-2. Flip-flop 6 to J-, ANDN
The 0 circuit and the AND circuit 8 constitute the DMA switching circuit 5 shown in FIG. The upper output of flip-flop 6 is “1”
”, the transfer request signal REQ is input to the REQ terminal of the DMA controller 3-1, and when the lower output of the flip-flop 6 is “1”, the transfer request signal REQ is input to the REQ terminal of the DMA controller 3-1.
is input to the REQ terminal of the DMA controller 3-2.
フリップ・フロップ６の状態は、転送終了信号ＤＥＮＤ
がオンされる毎に反転する。また、転送終了信号ＤＥＮ
Ｄは、ＤＭＡコントローラ３−１゜３−２のＡＢＯＲＴ
端子に入力されると共に、割込み要求信号としてプロセ
ッサ４に送られる。プロセッサ４は、この割込みを受は
付けると、バスを介してフリップ・フロップ６の状態を
読み取り、ＤＭＡ転送を行っていたＤＭＡコントローラ
に対して設定起動処理を行う。バスの中にはフリレプ・
フロップ６の状態を示すための信号線が含まれている。The state of flip-flop 6 is the transfer end signal DEND.
is inverted each time it is turned on. In addition, the transfer end signal DEN
D is ABORT of DMA controller 3-1゜3-2
The signal is input to the terminal and is also sent to the processor 4 as an interrupt request signal. When the processor 4 accepts this interrupt, it reads the state of the flip-flop 6 via the bus and performs setting activation processing on the DMA controller that was performing the DMA transfer. Inside the bus is Furilep.
A signal line for indicating the state of flop 6 is included.
なお、ＤＭＡコントローラ３−１．３−２は、サイクル
・スチール方式のＤＭＡ転送を行うものである。例えば
、１６バイトのデータ転送を行うと、ハスを解放し、一
定時間の後に再びバスを獲得してデータ転送を行う。Note that the DMA controllers 3-1 and 3-2 perform cycle-stealing DMA transfer. For example, when a 16-byte data transfer is performed, the bus is released, and after a certain period of time, the bus is acquired again and the data transfer is performed.
第３図は第２図の実施例の動作シーケンスを示す図であ
る。電源投入時に、ＤＭＡコントローラ３−１に対する
設定起動処理が行われ、続いてＤＭＡコントローラ３−
２に対する設定起動処理が行われる。回線制御回路１が
転送要求を出力すると、ＤＭＡコントローラ３−１が動
作する。なお、何れのＤＭＡコントローラが動作するか
はフリップ・フロップ６の状態に依存するが、この場合
はＤ Ｍ Ａコントローラ３−１が動作すると仮定する
。FIG. 3 is a diagram showing the operation sequence of the embodiment of FIG. 2. When the power is turned on, setting startup processing for the DMA controller 3-1 is performed, and then the DMA controller 3-1
Setting activation processing for 2 is performed. When the line control circuit 1 outputs a transfer request, the DMA controller 3-1 operates. Note that which DMA controller operates depends on the state of the flip-flop 6, but in this case it is assumed that the DMA controller 3-1 operates.
転送終了が通知されると、ＤＭＡコントローラ３−１は
ＤＭＡ転送を停止する。次の転送要求が続いて発生する
と、ＤＭＡコントローラ３−２が動作する。この間にＤ
Ｍ Ａコントローラ３−１に対する設定起動処理が行
われる。転送終了が通知されると、ＤＭＡコントローラ
３−２はＤＭＡ転送を停止する。続いて転送要求が発生
すると、ＤＭＡコントローラ３−１が動作する。ＤＭＡ
コントローラ３−１が動作している間に、ＤＭＡコント
ローラ３−２に対する設定起動処理が行われる。When notified of the end of the transfer, the DMA controller 3-1 stops the DMA transfer. When the next transfer request occurs subsequently, the DMA controller 3-2 operates. During this time D
Setting activation processing for the MA controller 3-1 is performed. When notified of the end of the transfer, the DMA controller 3-2 stops the DMA transfer. Subsequently, when a transfer request occurs, the DMA controller 3-1 operates. D.M.A.
While the controller 3-1 is operating, setting activation processing for the DMA controller 3-2 is performed.
以上の説明から明らかなように、本発明によれば、フレ
ームの受信が連続し元場合でも受信可能となり、ＬＡＮ
の転送効率を上げることが出来る。As is clear from the above description, according to the present invention, it is possible to receive frames even if the frames are received consecutively.
transfer efficiency can be increased.
第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は動作シーケンスを示す図である。
１・・・回線制御回路、２・・・メモリ、３−１と３−
２・・・ＤＭＡコントローラ、４・・・プロセッサ、５
・・・ＤＭＡ要求切換回路、６・・・Ｊ−にフリップ・
フロップ、７と８・・・ＡＮＤ回路、９とｌＯ・・・ド
ライバ。FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, and FIG. 3 is a diagram showing an operation sequence. 1...Line control circuit, 2...Memory, 3-1 and 3-
2...DMA controller, 4...processor, 5
...DMA request switching circuit, 6...Flip to J-
Flop, 7 and 8...AND circuit, 9 and lO...driver.
Claims (1)
回路（１）と、 メモリ（２）と、 複数個のＤＭＡコントローラ（３−１ないし３−ｎ）と
、回線制御回路（１）からのＤＭＡ要求を１フレーム毎
に異なるＤＭＡコントローラ（３−ｉ）に入力するＤＭ
Ａ要求切換回路（５）と、 回線制御回路（１）、ＤＭＡコントローラ（３−１ない
し３−ｎ）及びメモリ（２）間を結ぶバスと、を具備す
ることを特徴とする高速ＤＭＡ転送方式。[Claims] A line control circuit (1) connected to a local area network, a memory (2), a plurality of DMA controllers (3-1 to 3-n), and a line control circuit (1) connected to a local area network. DM that inputs DMA requests from ) to different DMA controllers (3-i) for each frame.
A high-speed DMA transfer method characterized by comprising an A request switching circuit (5), a bus connecting a line control circuit (1), a DMA controller (3-1 to 3-n), and a memory (2). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180805A JPS6336459A (en) | 1986-07-31 | 1986-07-31 | High speed dma transferring system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180805A JPS6336459A (en) | 1986-07-31 | 1986-07-31 | High speed dma transferring system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336459A true JPS6336459A (en) | 1988-02-17 |
Family
ID=16089653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180805A Pending JPS6336459A (en) | 1986-07-31 | 1986-07-31 | High speed dma transferring system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336459A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172107A (en) * | 2004-12-15 | 2006-06-29 | Sharp Corp | Data processing device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (en) * | 1982-12-21 | 1984-07-02 | Nec Corp | Chain data controlling system |
-
1986
- 1986-07-31 JP JP61180805A patent/JPS6336459A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (en) * | 1982-12-21 | 1984-07-02 | Nec Corp | Chain data controlling system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172107A (en) * | 2004-12-15 | 2006-06-29 | Sharp Corp | Data processing device |
| JP4560398B2 (en) * | 2004-12-15 | 2010-10-13 | シャープ株式会社 | Data processing circuit |
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