JPS60196866A - Data processor - Google Patents
Data processorInfo
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- JPS60196866A JPS60196866A JP59052104A JP5210484A JPS60196866A JP S60196866 A JPS60196866 A JP S60196866A JP 59052104 A JP59052104 A JP 59052104A JP 5210484 A JP5210484 A JP 5210484A JP S60196866 A JPS60196866 A JP S60196866A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置に関し、特にマルチプロセッサ
方式により、高スループツトを実現可能としたデータ処
理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a data processing device, and more particularly to a data processing device that can achieve high throughput using a multiprocessor system.
例えば、データ通信用に開発されたパケット交換技術も
、近年はファクシミリ等にも適用されつつあり、サービ
ス対象が拡がるにつれて、パケットスループットの一層
の向上がめられるようになって来ている。For example, packet switching technology developed for data communications has recently been applied to facsimiles, etc., and as the scope of services expands, further improvements in packet throughput are expected.
ここで、従来のパケット交換機の構成について図面を用
いて説明する。Here, the configuration of a conventional packet switch will be explained using the drawings.
第1図は、ファクシミリパケット等を蓄積交換する、従
来のパケット交換システムの交換機ハードウェア構成を
示すものである。本構成においては、一点鎖線で囲まれ
た複数のモジュール2,9が、バスアダプタ5,6によ
ってバス1に接続されてシステムを形成している。FIG. 1 shows the hardware configuration of a conventional packet switching system that stores and exchanges facsimile packets and the like. In this configuration, a plurality of modules 2 and 9 surrounded by dashed lines are connected to the bus 1 by bus adapters 5 and 6 to form a system.
例えば、モジュール9内の回線17−6から受信された
パケットは、回線インタフェース16を経由してメモリ
(MM)8内のバッファに受信され、CPU7(例えば
、マイクロプロセッサ)の処理を受けた後、回線インタ
フェース14または15を経由して再び他の回線に送出
される。For example, a packet received from the line 17-6 in the module 9 is received into a buffer in the memory (MM) 8 via the line interface 16, and after being processed by the CPU 7 (for example, a microprocessor), It is sent out again to another line via the line interface 14 or 15.
ファクシミリ等の蓄積交換が必要な場合には、バスアダ
プタ6によりバス1を経由し、更にバスアダプタ5を経
由してメモリ4に送信される。ここで、CPU3により
処理された後、ディスクコントローラ11によりディス
ク12に書込まれる。ディス、り12から読出されて他
に送信される場合には上と逆の経路を取ることになる。If storage and exchange such as facsimile is required, the data is transmitted to the memory 4 via the bus 1 by the bus adapter 6 and further via the bus adapter 5. Here, after being processed by the CPU 3, it is written to the disk 12 by the disk controller 11. When the data is read from the disk 12 and transmitted to another location, the reverse route is taken.
上述の如き従来のパケット交換機構成においては、1つ
のモジュールの処理スループットは各モジュールのCP
Uの能力によって決定される。このため、回線17−1
〜17−6の速度が大きくなりモジュール9のスループ
ットとして、より大きな値が要求される場合には、CP
U7の能力を大きくすることが必要になる。In the conventional packet switch configuration as described above, the processing throughput of one module is equal to the CP of each module.
Determined by U's ability. Therefore, line 17-1
~ If the speed of 17-6 increases and a larger value is required as the throughput of module 9, the CP
It will be necessary to increase the ability of U7.
このような場合、1つのプロセッサの能力には限度があ
ることから、複数プロセクサ構成とする必要がある。例
えば、回線インタフェース14〜16にもプロセッサを
持たせ、該プロセッサに前記CPU7の機能の一部を分
担させるようにして機能の分散化を言する方式、あるい
は、前記CP’U 7と同機能のプロセッサをバス13
に追加して負荷を分散させる方式等が考えられる。In such a case, since the capability of one processor is limited, it is necessary to have a multiple processor configuration. For example, the line interfaces 14 to 16 may also have processors, and the processors may share part of the functions of the CPU 7, thereby decentralizing the functions, or processor to bus 13
One possible method is to add this to the system to distribute the load.
しかしながら、これらの方式においては次に述べる如き
問題があった。すなわち、前者の方式においては、パケ
ットスループットが上記回線インタフェースに持たせた
プロセッサの処理能力によって決定されるという問題が
あり、また、後者の方式においては、各プロセッサの、
制御が困難であるという問題があった。However, these methods have the following problems. That is, in the former method, there is a problem that the packet throughput is determined by the processing capacity of the processor provided in the line interface, and in the latter method, the packet throughput is determined by the processing capacity of the processor provided in the line interface.
There was a problem that control was difficult.
上述の如き問題は、例に挙げたパケット交換機のみなら
ず、他のデータ処理装置においても言えることである。The above-mentioned problems apply not only to the packet switching equipment mentioned as an example, but also to other data processing devices.
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のデータ処理装置における上述の如
き問題を解消し、高スループツトを容易に実現可能な、
マルチプロセッサ方式のデータ処理装置を提供すること
にある。The present invention has been made in view of the above circumstances, and its purpose is to solve the above-mentioned problems in conventional data processing devices and to easily realize high throughput.
An object of the present invention is to provide a multiprocessor type data processing device.
本発明の上記目的は、プロセッサ、メモリ、バスおよび
入出力インタフェースを有するデータ処理装置において
、複数のプロセッサによるメモリアクセスバスと、該メ
モリアクセスバスとは独立なバッファ間転送バスと、上
記複数のプロセッサに対応する複数のバッファメモリと
、該複数のバッフ・アメモリを上記メモリアクセスバス
またはバッファ間転送バスに接続するバス切換えスイッ
チと、上記バッファ間転送バスを介してDMA転送を行
うDMAコントローラおよびバス交換管理プロセッサを
設けて、各プロセッサが被処理データをアクセスするバ
スを上記各プロセッサごとに独立させることにより、デ
ータの並列処理を可能としたことを特徴とするデータ処
理装置によって達。The above-mentioned object of the present invention is to provide a data processing device having a processor, a memory, a bus, and an input/output interface, a memory access bus for a plurality of processors, an inter-buffer transfer bus independent of the memory access bus, and a data processing device for the plurality of processors. a plurality of buffer memories corresponding to the above, a bus changeover switch for connecting the plurality of buffer memories to the memory access bus or the inter-buffer transfer bus, a DMA controller and bus exchange for performing DMA transfer via the inter-buffer transfer bus; A data processing apparatus characterized in that a management processor is provided and a bus through which each processor accesses data to be processed is made independent for each processor, thereby enabling parallel processing of data.
成される。will be accomplished.
以下、本発明の詳細な説明した後、実施例を図面に基づ
いて詳細に説明する。EMBODIMENT OF THE INVENTION Hereinafter, after a detailed description of the present invention, embodiments will be described in detail based on the drawings.
第2図は本発明の詳細な説明するためのブロック図であ
る。図において、18は管理プロセッサ、19〜21は
実行プロセッサ、22〜24は上記実行プロセッサ19
〜21の主メモリを示しており、また、25〜30は上
記実行プロセッサ19〜21に対応するバッファメモリ
を、45.46は回線インタフェースを、48は管理プ
ロセッサバスを示している。FIG. 2 is a block diagram for explaining the present invention in detail. In the figure, 18 is a management processor, 19 to 21 are execution processors, and 22 to 24 are the execution processors 19.
-21 main memories are shown, 25-30 are buffer memories corresponding to the execution processors 19-21, 45 and 46 are line interfaces, and 48 is a management processor bus.
実行プロセッサ19〜21は、管理プロセッサ18の制
御の下に各パケットの処理を実行する機能を有するもの
である。バッファメモリ25〜30は、その各々に被処
理パケットを格納する機能を有するものである。また、
該バッファメモリ25〜30はバス接続スイッチ47−
1〜47−6により、それぞれ、メモリアクセスバス4
0〜42に接続される状態、パケット転送バス38また
は39に接続される状態、いずれにも接続されない状態
のいずれかに切換えられる如く構成されている。The execution processors 19 to 21 have a function of processing each packet under the control of the management processor 18. Each of the buffer memories 25 to 30 has a function of storing a packet to be processed. Also,
The buffer memories 25-30 are connected to a bus connection switch 47-
1 to 47-6, respectively, the memory access bus 4
0 to 42, a state connected to the packet transfer bus 38 or 39, and a state not connected to any of them.
上記バッファメモリ25〜30の接続の切換えの制御は
、管理プロセッサ18により、信号線31〜36を介し
て行われる。また、上記各バッファメモリ間のパケット
転送は、管理プロセッサ18の制御の下に、DMAコン
トローラ(DMAC)43および44によって行われる
。なお、各実行プロセッサのプログラムは前記メモリ2
2〜24に置かれている。Control of switching the connection of the buffer memories 25 to 30 is performed by the management processor 18 via signal lines 31 to 36. Further, packet transfer between the respective buffer memories is performed by DMA controllers (DMAC) 43 and 44 under the control of the management processor 18. Note that the programs of each execution processor are stored in the memory 2.
It is placed between 2 and 24.
上述の如く構成された本実施例の動作を以下。The operation of this embodiment configured as described above will be explained below.
第3図、第4図のフローチャートをも参照して説明する
。なお、第3図は上記管理プロセッサ18の処理手順を
、第4図は実行プロセッサ19〜21の処理生類を示す
ものであり、以下の各動作説明の末尾の(11)〜(1
5)は管理プロセッサ18の処理の各ステップを、(2
1)〜(24)は実行プロセッサの処理の各ステップを
示している。This will be explained with reference to the flowcharts of FIGS. 3 and 4. Note that FIG. 3 shows the processing procedure of the management processor 18, and FIG. 4 shows the processing classes of the execution processors 19 to 21, and (11) to (1) at the end of each operation description below.
5) each step of the processing of the management processor 18, (2)
1) to (24) indicate each step of processing by the execution processor.
管理プロセッサ18は、まず、バス接続スイッチ47−
1によりバッファメモリ25をメモリアクセスバス40
に接続し、また、バッファメモリ28はメモリアクセス
バス40およびパケット転送バス39のいずれにも接続
しない状態としておく (11,12)。The management processor 18 first connects the bus connection switch 47-
1 connects the buffer memory 25 to the memory access bus 40.
Further, the buffer memory 28 is not connected to either the memory access bus 40 or the packet transfer bus 39 (11, 12).
回線インタフェース45は、パケットを受信するとその
旨を実行プロセッサ19に連絡する。実行プロセッサ1
9は受信した上記パケットをバッファメモリ25に移し
、これを信号線31を介して管理プロセッサ18に連絡
する(21〜24)。When the line interface 45 receives the packet, it notifies the execution processor 19 of this fact. execution processor 1
9 transfers the received packet to the buffer memory 25 and communicates it to the management processor 18 via the signal line 31 (21-24).
管理プロセッサ18はバス接続スイッチ47−1を制御
し、バッファメモリ25をメモリアクセスバス40から
切離してパケット転送バス38に接続する。Management processor 18 controls bus connection switch 47-1 to disconnect buffer memory 25 from memory access bus 40 and connect it to packet transfer bus 38.
また、バス接続スイッチ47−4を制御して、バッファ
メモリ28をメモリアクセスバス4oに接続した後、実
行プロセッサ19に対し次のパケット受信処理を行うよ
う命令する(13.14)。It also controls the bus connection switch 47-4 to connect the buffer memory 28 to the memory access bus 4o, and then instructs the execution processor 19 to perform the next packet reception process (13.14).
更に、管理プロセッサ18はバス接続スイッチ47−2
を制御してバッファメモリ26をパケット転送バス38
に接続し、DMAコントローラ43に対しバッファメモ
リ25からバッファメモリ26に被処理バケツ1−を転
送するよう命令する(15)。DMAコントローラ43
はDMA転送が終了すると、その旨を管理プロセッサ1
8に連絡する。Furthermore, the management processor 18 connects the bus connection switch 47-2.
to control the buffer memory 26 and the packet transfer bus 38
and instructs the DMA controller 43 to transfer the bucket 1- to be processed from the buffer memory 25 to the buffer memory 26 (15). DMA controller 43
When the DMA transfer is completed, the management processor 1
Contact 8.
管理プロセッサ18はバス接続スイッチ47−2を制御
してバッファメモリ26をパケット転送バス38から切
離してメモリアクセスバス41に接続し、実行プロセッ
サ20に対して該当処理を行うよう命令する(12,1
3.’14)。実行プロセッサ2oは該当処理を実行し
、それが終了すると管理プロセッサ18にその旨を連絡
する(23.24)。The management processor 18 controls the bus connection switch 47-2 to disconnect the buffer memory 26 from the packet transfer bus 38 and connect it to the memory access bus 41, and instructs the execution processor 20 to perform the corresponding process (12, 1).
3. '14). The execution processor 2o executes the corresponding process, and when the process is completed, notifies the management processor 18 to that effect (23.24).
管理プロセッサ18はバス接続スイッチ47−2を制御
して、バッファメモリ26をメモリアクセスバス41か
ら切離してパケット転送バス38に接続し、また、バッ
ファメモリ27とパケット転送バスとを接続して、DM
Aコントローラ43に対し、バッファメモリ26からバ
ッファメモリ27ヘパケツトを転送するように起動する
(15)。The management processor 18 controls the bus connection switch 47-2 to disconnect the buffer memory 26 from the memory access bus 41 and connect it to the packet transfer bus 38, and also connects the buffer memory 27 and the packet transfer bus to DM.
The A controller 43 is activated to transfer the packet from the buffer memory 26 to the buffer memory 27 (15).
DMAコントローラ43は上記パケット転送が終了する
とその旨を管理プロセッサ18に通知する。When the packet transfer is completed, the DMA controller 43 notifies the management processor 18 of this fact.
これにより、管理プロセッサ18はバス接続スイッチ4
7−3を制御し、バッファメモリ27をパケット転送バ
ス38から切離してメモリアクセスバス42に接続し、
実行プロセッサ21に該当処理を実行するよう命令する
(12.13.14)。実行プロセッサ21はバッファ
メモリ27内のパケットに対し該当処理を行い、必要が
あれば、回線インタフェース46経由で送信を実行する
(23.24)。As a result, the management processor 18
7-3, disconnects the buffer memory 27 from the packet transfer bus 38 and connects it to the memory access bus 42,
The execution processor 21 is commanded to execute the corresponding process (12.13.14). The execution processor 21 performs appropriate processing on the packets in the buffer memory 27, and if necessary, executes transmission via the line interface 46 (23.24).
以上の説明においては、説明を簡単にするために、1つ
のパケットに迎日して説明したが、実際には、バッファ
メモリ2B、29.30を経由してもパケットは処理さ
れる。また、パケットは上記各バッファメモリに同時に
複数個が存在しても良く、これらの処理および転送は管
理プロセッサ18により制御される。In the above explanation, in order to simplify the explanation, the packets have been described as one packet, but in reality, the packets are also processed through the buffer memories 2B and 29.30. Further, a plurality of packets may exist in each of the buffer memories at the same time, and the processing and transfer of these packets are controlled by the management processor 18.
また、上述の説明においては、メモリアクセスバスが3
組、パケット転送バスが2組の場合を示したが、これら
のバスの組は幾つあっても良い。In addition, in the above explanation, the memory access bus is
Although the case where there are two sets of packet transfer buses has been shown, there may be any number of sets of these buses.
更に、上述の説明においては、処理されるパケットが第
2図において左がら右に転送される例を示したが、受信
パケットに対する応答を退す場合については、パケット
を右から左に転送する必要があり、この場合にはパケッ
ト転送バスを、右から左へ転送するものと左から右へ転
送するものとに分けておけば良い。Furthermore, in the above explanation, an example was shown in which the packets to be processed are transferred from left to right in FIG. In this case, the packet transfer bus may be divided into one for transferring from right to left and one for transferring from left to right.
なお、上述の応答を返す処理においては、実行プロセッ
サはその旨を管理プロセッサに連絡することが必要であ
り、これに従って管理プロセッサがDMAコントローラ
を制御する。In addition, in the process of returning the above-mentioned response, it is necessary for the execution processor to notify the management processor of this fact, and the management processor controls the DMA controller accordingly.
第5図は第1図に示したパケット交換機におけるモジュ
ール2に、本発明を適用した実施例を示すものである。FIG. 5 shows an embodiment in which the present invention is applied to module 2 in the packet switch shown in FIG.
図において、記号4 、5.11および12は第1図に
示したと同じ構成要素を、 18.38〜42および4
8は第2図に示したと同じ構成要素を、それぞれ示して
おり、また、lOはシステムバスを示している。In the figure, symbols 4, 5.11 and 12 indicate the same components as shown in FIG.
8 indicates the same components as shown in FIG. 2, and IO indicates a system bus.
本実施例においては、第1図に示したCPU3が第2図
に示したバス交換型マルチマイクロプロセッサで置換え
られている。また、本実施例においては、上記バス交換
型マルチマイクロプロセッサは3枚のボードで構成され
ている例を示しており、メモリアクセスバス40および
42はシステムバスlOに接続され、バスアダプタ5と
ディスクコントローラ11との間でパケットの送受信を
行う。In this embodiment, the CPU 3 shown in FIG. 1 is replaced with a bus-switchable multi-microprocessor shown in FIG. Further, in this embodiment, an example is shown in which the bus-swappable multi-microprocessor is composed of three boards, and the memory access buses 40 and 42 are connected to the system bus IO, and the bus adapter 5 and the disk It transmits and receives packets to and from the controller 11.
なお、上述と同様にして、本発明を第1図に示したモジ
ュール9に適用することも、勿論可能であることは言う
までもない。また、以上の説明においては、パケット交
換機を例に挙げて本発明を説明したが、本発明の利用は
パケット交換機に限定されるべきものではなく、広く一
般のデータ処理装置に適用可能であるととも言うまでも
ない。It goes without saying that the present invention can also be applied to the module 9 shown in FIG. 1 in the same manner as described above. Furthermore, in the above explanation, the present invention has been explained using a packet switch as an example, but the present invention is not limited to the packet switch, but can be applied to a wide range of general data processing devices. Needless to say.
以上述べた如く、本発明によれば、プロセッサ。 As described above, according to the present invention, there is provided a processor.
メモ1ババスおよび入出力インタフェースを有するデー
タ処理装置において、複数のプロセッサによるメモリア
クセスバスと、該メモリアクセスバスとは独立なバッフ
ァ間転送バスと、上記複数のプロセッサに対応する複数
のバッファメモリと、該複数のバッファメモリを上記メ
モリアクセスバスまたはバッファ間転送バスに接続する
バス切換えスイッチと、上記バッファ間転送バスを介し
てDMA転送を行うDMAコントローラおよびバス交換
管理プロセッサを設けて、各プロセッサが被処理データ
をアクセスするバスをプロセッサごとに独立させたので
、データの並列処理が可能で、高スループツトを容易に
実現可能な、マルチプロセッサ方式のデータ処理装置を
実現できるという顕著な効果を奏するものである。A data processing device having a memory access bus and an input/output interface, a memory access bus for a plurality of processors, an inter-buffer transfer bus independent of the memory access bus, and a plurality of buffer memories corresponding to the plurality of processors; A bus changeover switch that connects the plurality of buffer memories to the memory access bus or the inter-buffer transfer bus, and a DMA controller and bus exchange management processor that perform DMA transfer via the inter-buffer transfer bus are provided so that each processor is Since the bus for accessing processing data is made independent for each processor, it has the remarkable effect of realizing a multiprocessor type data processing device that can perform parallel processing of data and easily achieve high throughput. be.
第1rEJは従来のパケット交換機に構成例を示すす処
理フローチャー1・、第5図は本発明の一実施 ”25
〜30:バッファメモリ、38,39:パケット転送バ
ス、40〜42=メモリアクセスバス、43,44:D
MAC148:管理プロセッサバス。
□□□31
爽 4−■The first rEJ is a processing flowchart 1 showing a configuration example of a conventional packet switch, and FIG. 5 is an implementation of the present invention."25
~30: Buffer memory, 38, 39: Packet transfer bus, 40~42 = Memory access bus, 43, 44: D
MAC148: Management processor bus. □□□31 Refreshing 4-■
Claims (1)
ェースを有するデータ処理装置において、複数のプロセ
ッサによるメモリアクセスバスと、該メモリアクセスバ
スとは独立なバッファ間転送バスと、上記複数のプロセ
ッサに対応する複数のパップアメモリと、該複数のパッ
プアメモリを上記メモリアクセスバスまたはバッファ間
転送バスに接続するバス切換えスイッチと、上記バッフ
ァ間転送バスを介してDMA転送を行うDMAコントロ
ーラおよびバス交換管理プロセッサを設けて、データの
並列処理を可能としたことを特徴とするデータ処理装置
。(1) In a data processing device having a processor, a memory, a bus, and an input/output interface, a memory access bus by a plurality of processors, an inter-buffer transfer bus independent of the memory access bus, and a buffer-to-buffer transfer bus corresponding to the plurality of processors. A plurality of papua memories, a bus changeover switch for connecting the plurality of papua memories to the memory access bus or the inter-buffer transfer bus, and a DMA controller and a bus exchange management processor for performing DMA transfer via the inter-buffer transfer bus, A data processing device characterized by being capable of parallel processing of data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59052104A JPS60196866A (en) | 1984-03-21 | 1984-03-21 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59052104A JPS60196866A (en) | 1984-03-21 | 1984-03-21 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60196866A true JPS60196866A (en) | 1985-10-05 |
Family
ID=12905539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59052104A Pending JPS60196866A (en) | 1984-03-21 | 1984-03-21 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60196866A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5408676A (en) * | 1992-01-07 | 1995-04-18 | Hitachi, Ltd. | Parallel data processing system with plural-system bus configuration capable of fast data communication between processors by using common buses |
-
1984
- 1984-03-21 JP JP59052104A patent/JPS60196866A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5408676A (en) * | 1992-01-07 | 1995-04-18 | Hitachi, Ltd. | Parallel data processing system with plural-system bus configuration capable of fast data communication between processors by using common buses |
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