JPS6335129A - 静電破壊防止用保護回路 - Google Patents
静電破壊防止用保護回路Info
- Publication number
- JPS6335129A JPS6335129A JP17662486A JP17662486A JPS6335129A JP S6335129 A JPS6335129 A JP S6335129A JP 17662486 A JP17662486 A JP 17662486A JP 17662486 A JP17662486 A JP 17662486A JP S6335129 A JPS6335129 A JP S6335129A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- high voltage
- protection
- input pad
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015556 catabolic process Effects 0.000 title description 4
- 230000001681 protective effect Effects 0.000 title description 2
- 230000003068 static effect Effects 0.000 title 1
- 230000006378 damage Effects 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路の保護回路において、容量とツェナーダ
イオードからなる回路を追加することによって小容量高
電圧による静電破壊からもＩＣを保護することができる
ようにしたものである。
イオードからなる回路を追加することによって小容量高
電圧による静電破壊からもＩＣを保護することができる
ようにしたものである。
本発明は半導体集積回路（ＩＣ）の保護回路に関し、特
に入力段に設けられ静電破壊から内部回路を保護する保
護回路に関する。
に入力段に設けられ静電破壊から内部回路を保護する保
護回路に関する。
〔従来の技術及び発明が解決しようとする問題点〕従来
、ＩＣ回路を人体等との接触による大容量高電圧による
静電破壊から保護するために種々の方式が試みられてき
たが、最近生産工程等におけるロボット等の自動機の機
器の摩擦による小容量高電圧による静電破壊も無視でき
なくなってきた。
、ＩＣ回路を人体等との接触による大容量高電圧による
静電破壊から保護するために種々の方式が試みられてき
たが、最近生産工程等におけるロボット等の自動機の機
器の摩擦による小容量高電圧による静電破壊も無視でき
なくなってきた。
この場合の静電破壊は−・般に小容量で高電圧によるこ
とが多く人体等による大容量性の静電破壊とは傾向を異
にしている。
とが多く人体等による大容量性の静電破壊とは傾向を異
にしている。
このような静電破壊への対策として第５図に示す如き保
護回路が入力パッドＩＮ ＰＡＤと内部回路Ｉとの間に
設けられている。図Ｇこ示す如くＰ゛拡１（層の抵抗Ｒ
２と電ａＶ ｏ ｃとの闇にダイオードｎ１を、Ｎ゛拡
散層の抵抗Ｒ８と接地電位■５．との間にダイオードＤ
２をそれぞれ設け、これらの抵抗とダイオードによって
入カバノドに＋側の高電圧が飛び込んだ時は、ダイオー
ドＤ、側に流し、−側に高電圧のときはダイオードＤ２
側から流れるようにして内部回路■に高電圧が印加され
ないようにしている。
護回路が入力パッドＩＮ ＰＡＤと内部回路Ｉとの間に
設けられている。図Ｇこ示す如くＰ゛拡１（層の抵抗Ｒ
２と電ａＶ ｏ ｃとの闇にダイオードｎ１を、Ｎ゛拡
散層の抵抗Ｒ８と接地電位■５．との間にダイオードＤ
２をそれぞれ設け、これらの抵抗とダイオードによって
入カバノドに＋側の高電圧が飛び込んだ時は、ダイオー
ドＤ、側に流し、−側に高電圧のときはダイオードＤ２
側から流れるようにして内部回路■に高電圧が印加され
ないようにしている。
しかしながら、このような保護回路では前述の小容量高
電圧形の静電破壊に対しては不十分であり、瞬時の高電
圧に対して保護ダイオードＤ１およびＤ２では逃しきれ
ず、内部回路の入力段回路のＭＯＳゲートＧに高電圧が
かかりゲート酸化膜を絶縁破壊してしまうことがある。
電圧形の静電破壊に対しては不十分であり、瞬時の高電
圧に対して保護ダイオードＤ１およびＤ２では逃しきれ
ず、内部回路の入力段回路のＭＯＳゲートＧに高電圧が
かかりゲート酸化膜を絶縁破壊してしまうことがある。
このように大容量高電圧形の静電破壊により保護回路が
破壊され小容量高電圧形の静電破壊により内部回路を破
壊してしまうことになる。
破壊され小容量高電圧形の静電破壊により内部回路を破
壊してしまうことになる。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消した半導体集積回路の保護回路を提供
するにあり、その手段は、半導体集積回路の入力パッド
と内部回路の間に設けられる静電破壊防止用の保護回路
において、該入力パッドに飛び込む大容量高電圧から該
内部回路を保護するための少なくとも１つのダイオード
と、該入力バッドに飛び込む小容量高電圧から該内部回
路を保護するために容量とツェナーダイオードを直列接
続した少なくとも１組の保護手段とを具備することを特
徴とする。
述の問題点を解消した半導体集積回路の保護回路を提供
するにあり、その手段は、半導体集積回路の入力パッド
と内部回路の間に設けられる静電破壊防止用の保護回路
において、該入力パッドに飛び込む大容量高電圧から該
内部回路を保護するための少なくとも１つのダイオード
と、該入力バッドに飛び込む小容量高電圧から該内部回
路を保護するために容量とツェナーダイオードを直列接
続した少なくとも１組の保護手段とを具備することを特
徴とする。
第１図は本発明に係る保護回路の一実施例回路図、第２
図は第１図回路の断面図である。第１図において、ＺＤ
、およびＺＤ、はツェナーダイオード、ＣＩおよびＣ２
は容量である。ツェナーダイオードＺＤ、およびＺＤ、
は図示の向きに電源側■ｌ１ＩＤおよび接地側ＶＳＳに
接続する。また、この保護回路はダイオードＤ１および
Ｄ２からなる従来の保護回路と内部回路との間に設けら
れる。
図は第１図回路の断面図である。第１図において、ＺＤ
、およびＺＤ、はツェナーダイオード、ＣＩおよびＣ２
は容量である。ツェナーダイオードＺＤ、およびＺＤ、
は図示の向きに電源側■ｌ１ＩＤおよび接地側ＶＳＳに
接続する。また、この保護回路はダイオードＤ１および
Ｄ２からなる従来の保護回路と内部回路との間に設けら
れる。
この回路の動作は次のようになる。即ち、入力パッド（
ＩＮ ＰＡＤ）に瞬間的に高電圧が飛び込むと従来のダ
イオードＤ、およびＤ２により逃して保護する他に容量
Ｃ１およびＣ２によって高電圧を分圧しようとするもの
である。この場合、ツェナーダイオードＺＤ、およびＺ
Ｄ、の降伏電圧を越える高電圧であればツェナーはター
ンオンし容量Ｃ８およびＣ２はチャージされる。このよ
うにして高電圧によりツェナーがターンオンすれば、外
部との間に容量が並列に挿入されたことになるので入力
電圧の分圧が行われ静電破壊、特に内部回路の入力段の
ゲートＧのゲート酸化膜の破壊を防止することができる
。ここで容量のみならずツェナーを用いたのは、容量だ
けではＩＣの入力容量が増大しファンインが大きくなっ
たように見えるためで、動作電圧範囲内では入力容量が
小さく見えるようにツェナーダイオードを直列に入れて
いる。
ＩＮ ＰＡＤ）に瞬間的に高電圧が飛び込むと従来のダ
イオードＤ、およびＤ２により逃して保護する他に容量
Ｃ１およびＣ２によって高電圧を分圧しようとするもの
である。この場合、ツェナーダイオードＺＤ、およびＺ
Ｄ、の降伏電圧を越える高電圧であればツェナーはター
ンオンし容量Ｃ８およびＣ２はチャージされる。このよ
うにして高電圧によりツェナーがターンオンすれば、外
部との間に容量が並列に挿入されたことになるので入力
電圧の分圧が行われ静電破壊、特に内部回路の入力段の
ゲートＧのゲート酸化膜の破壊を防止することができる
。ここで容量のみならずツェナーを用いたのは、容量だ
けではＩＣの入力容量が増大しファンインが大きくなっ
たように見えるためで、動作電圧範囲内では入力容量が
小さく見えるようにツェナーダイオードを直列に入れて
いる。
第２図（ａ） 、 （ｂ）は第１図回路の要部断面図で
ある。（ａ）はツェナーダイオードＺＤ、と容ｔｃ、。
ある。（ａ）はツェナーダイオードＺＤ、と容ｔｃ、。
（ｂ）はツェナーダイオードＺＤ２と容量Ｃ２附近であ
る。図から明らかな如く、ＺＤ、はＰ＋およびＮ°拡散
層の間に斜線で示す如＜ Ｎ−ＷＥＬＬ中に設けられ、
ＺＤ、はＰｌおよびＮ″″拡散層の間に斜線で示す如＜
Ｐ−ＷＥＬＬ中に設けられる。 第３図は本発明に係
る保護回路の他の実施例回路図、第４図は第３図回路の
断面図である。図から明らかな如く入力バッド（ＩＮ
ＰＡＤ）部分に容量とツェナーダイオードを形成してい
る。この場合、第１の実施例と同様に入力バッドに瞬間
的に高電圧がかかるとツェナーダイオードＺＤがターン
オンし、入力バッドのＡＩ−Ｎ＋拡散層間に形成された
容Ｉｃにより入力電圧の分圧が行われ内部回路の静電破
壊を防止する。尚、第４図においてＷは入力パッドにボ
ンディングされるワイヤである。
る。図から明らかな如く、ＺＤ、はＰ＋およびＮ°拡散
層の間に斜線で示す如＜ Ｎ−ＷＥＬＬ中に設けられ、
ＺＤ、はＰｌおよびＮ″″拡散層の間に斜線で示す如＜
Ｐ−ＷＥＬＬ中に設けられる。 第３図は本発明に係
る保護回路の他の実施例回路図、第４図は第３図回路の
断面図である。図から明らかな如く入力バッド（ＩＮ
ＰＡＤ）部分に容量とツェナーダイオードを形成してい
る。この場合、第１の実施例と同様に入力バッドに瞬間
的に高電圧がかかるとツェナーダイオードＺＤがターン
オンし、入力バッドのＡＩ−Ｎ＋拡散層間に形成された
容Ｉｃにより入力電圧の分圧が行われ内部回路の静電破
壊を防止する。尚、第４図においてＷは入力パッドにボ
ンディングされるワイヤである。
本発明によれば、人体等の接触による大容量高電圧の静
電破壊の他にロボット等の自動機からの小容量高電圧に
よる静電破壊からもＩＣを保護することができる。
電破壊の他にロボット等の自動機からの小容量高電圧に
よる静電破壊からもＩＣを保護することができる。
第１図は本発明に係る保護回路の一実施例回路図、
第２図（ａ） 、 （ｂ）は第１図回路の要部断面図、
第３図は本発明に係る保護回路の他の実施例回路図、 第４図は第３図回路の要部断面図、および第５図は従来
の保護回路である。 （符号の説明） ＺＤＩ 、ＺＤｚ 、ＺＤ・・・ツェナーダイオー
ド、Ｄ＋、Ｄｚ ・・・ダイオード、 Ｃ＋ 、Ｃｚ 、Ｃ・・・容量、 ■・・・内部回路、 ＩＮ ＰＡＤ・・・入力パッド、
Ｇ・・・ゲート。
第３図は本発明に係る保護回路の他の実施例回路図、 第４図は第３図回路の要部断面図、および第５図は従来
の保護回路である。 （符号の説明） ＺＤＩ 、ＺＤｚ 、ＺＤ・・・ツェナーダイオー
ド、Ｄ＋、Ｄｚ ・・・ダイオード、 Ｃ＋ 、Ｃｚ 、Ｃ・・・容量、 ■・・・内部回路、 ＩＮ ＰＡＤ・・・入力パッド、
Ｇ・・・ゲート。
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路の入力パッドと内部回路の間に設け
られる静電破壊防止用の保護回路において、該入力パッ
ドに飛び込む大容量高電圧から該内部回路を保護するた
めの少なくとも１つのダイオードと、該入力パッドに飛
び込む小容量高電圧から該内部回路を保護するために容
量とツェナーダイオードを直列接続した少なくとも１組
の保護手段とを具備することを特徴とする保護回路。 ２、該保護手段が該入力パッドに形成される特許請求の
範囲第１項記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17662486A JPS6335129A (ja) | 1986-07-29 | 1986-07-29 | 静電破壊防止用保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17662486A JPS6335129A (ja) | 1986-07-29 | 1986-07-29 | 静電破壊防止用保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6335129A true JPS6335129A (ja) | 1988-02-15 |
Family
ID=16016831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17662486A Pending JPS6335129A (ja) | 1986-07-29 | 1986-07-29 | 静電破壊防止用保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6335129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250629A (ja) * | 1989-03-22 | 1990-10-08 | Matsushita Electron Corp | 半導体保護回路装置 |
| JP5903683B1 (ja) * | 2014-12-12 | 2016-04-13 | 株式会社サンセイアールアンドディ | 遊技機 |
-
1986
- 1986-07-29 JP JP17662486A patent/JPS6335129A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250629A (ja) * | 1989-03-22 | 1990-10-08 | Matsushita Electron Corp | 半導体保護回路装置 |
| JP5903683B1 (ja) * | 2014-12-12 | 2016-04-13 | 株式会社サンセイアールアンドディ | 遊技機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5889644A (en) | Device and method for electrostatic discharge protection of a circuit device | |
| US20060250731A1 (en) | System and method for electrostatic discharge protection in an electronic circuit | |
| US5361185A (en) | Distributed VCC/VSS ESD clamp structure | |
| KR100223888B1 (ko) | 정전기 보호회로 | |
| US6025746A (en) | ESD protection circuits | |
| CN105281313A (zh) | 瞬态电压保护电路和器件 | |
| US5825601A (en) | Power supply ESD protection circuit | |
| CA2177150A1 (en) | Electrostatic discharge protection circuit | |
| US6043539A (en) | Electro-static discharge protection of CMOS integrated circuits | |
| US5515225A (en) | Integrated circuit protected against electrostatic overvoltages | |
| US5821804A (en) | Integrated semiconductor circuit | |
| US20080285187A1 (en) | Cdm esd protection for integrated circuits | |
| US20180083440A1 (en) | Integrated circuit electrostatic discharge protection with disable-enable | |
| KR100328327B1 (ko) | 반도체 집적회로 | |
| JP3549916B2 (ja) | 過電圧保護回路 | |
| JPS6335129A (ja) | 静電破壊防止用保護回路 | |
| JP3570180B2 (ja) | 半導体集積装置 | |
| KR101027345B1 (ko) | 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치 | |
| JPH0228362A (ja) | 半導体集積回路装置 | |
| JP4031423B2 (ja) | 半導体集積回路 | |
| US5214562A (en) | Electrostatic discharge protective circuit of shunting transistors | |
| JPH0290669A (ja) | 半導体集積回路装置 | |
| JP2001060663A (ja) | 半導体集積回路装置 | |
| JPH0379120A (ja) | 入力保護回路 | |
| US6208493B1 (en) | Method and system for protecting integrated circuits against a variety of transients |