JPS63311755A - Ｍｏｓ型ダイナミツクメモリ集積回路 - Google Patents
Ｍｏｓ型ダイナミツクメモリ集積回路Info
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- JPS63311755A JPS63311755A JP62146982A JP14698287A JPS63311755A JP S63311755 A JPS63311755 A JP S63311755A JP 62146982 A JP62146982 A JP 62146982A JP 14698287 A JP14698287 A JP 14698287A JP S63311755 A JPS63311755 A JP S63311755A
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は超高集積密度のＭＯＳ型ダイナミックメモリセ
ルを有するメモリ集積回路に関するものである。
ルを有するメモリ集積回路に関するものである。
従来、この種のＭＯＳ型ダイナミックメ七り集積回路は
、「アイ・イー・イー・イー、アイ・イー・ディ・エム
（ＩＥＥＥ 、ＩＥＤＭ）８５ 、第６９４〜６９６頁
、第７１４〜７１５頁」に開示されるものがあり、これ
を第５図に断面図及び第６図に平面図を示して説明する
。
、「アイ・イー・イー・イー、アイ・イー・ディ・エム
（ＩＥＥＥ 、ＩＥＤＭ）８５ 、第６９４〜６９６頁
、第７１４〜７１５頁」に開示されるものがあり、これ
を第５図に断面図及び第６図に平面図を示して説明する
。
即ち、基板ｌ上に、この基板ｌと異種導ｄ型の異種導電
型層２、薄膜の絶縁膜３及びグレート成極になる導体４
より成るブレーナ型キャパシタの蓄積部と、前記基板ｌ
と異撞導４型の高濃度ソース・ドレイン拡散層５，６及
び低濃度拡散層７と、ｙ−上絶縁１漠８と、ワードライ
ンとしてのｆ−）電極９と、サイドウオール１０とから
成るＬＤＤ型トランスファトランソスタとより成るメモ
リセルを構成していた。
型層２、薄膜の絶縁膜３及びグレート成極になる導体４
より成るブレーナ型キャパシタの蓄積部と、前記基板ｌ
と異撞導４型の高濃度ソース・ドレイン拡散層５，６及
び低濃度拡散層７と、ｙ−上絶縁１漠８と、ワードライ
ンとしてのｆ−）電極９と、サイドウオール１０とから
成るＬＤＤ型トランスファトランソスタとより成るメモ
リセルを構成していた。
尚、ｌｌは高濃度に拡散されたソース・ドレイン拡散層
６上に形成されたコンタクト孔１２を介し、ビットライ
ンとなるメタル配線でめる。又、ｌ３はフィールド絶縁
膜、１４は導体４とｆ−ト電極９との間に介装された層
間絶縁膜、１５はゲート電極９とメタル配線１１との間
に介装された眉間絶縁膜であり、１６はメタル配線１１
上に形成されたパッシベーション絶縁膜である。
６上に形成されたコンタクト孔１２を介し、ビットライ
ンとなるメタル配線でめる。又、ｌ３はフィールド絶縁
膜、１４は導体４とｆ−ト電極９との間に介装された層
間絶縁膜、１５はゲート電極９とメタル配線１１との間
に介装された眉間絶縁膜であり、１６はメタル配線１１
上に形成されたパッシベーション絶縁膜である。
然し乍ら、上述した従来のＭＯＳ型ダイナミックメモリ
集積回路においては、メモリ集積回路セルはセルキャパ
シタが平面的構成のため、その平面積でキャノ９シタ谷
量が制限されるので、セルキャパシタに要求される所定
容量値に対してｒ−ト膜厚を一定にすれば、面積の下限
が限定される他、セル午ヤパシタとトランスファトラン
ジスタが平面的に併置されるため、両者の存在する二次
元面積が一平面上に必要となる。従って、これらの制約
のため、集積回路の微細パターン化が進んでも高密度化
に限界があるという問題点があった。
集積回路においては、メモリ集積回路セルはセルキャパ
シタが平面的構成のため、その平面積でキャノ９シタ谷
量が制限されるので、セルキャパシタに要求される所定
容量値に対してｒ−ト膜厚を一定にすれば、面積の下限
が限定される他、セル午ヤパシタとトランスファトラン
ジスタが平面的に併置されるため、両者の存在する二次
元面積が一平面上に必要となる。従って、これらの制約
のため、集積回路の微細パターン化が進んでも高密度化
に限界があるという問題点があった。
本発明の目的は上述の問題点に鑑み、セル千面積縮小の
限界をなくシ、超高密度のＭＯＳ型ダイナミックメモリ
集積回路を提供するものでらる。
限界をなくシ、超高密度のＭＯＳ型ダイナミックメモリ
集積回路を提供するものでらる。
本発明は上述した目的を達成するため、基板２１の所定
部分に溝２２を刻設し、該溝２２内筒にキヤ・９シタ誘
電体２５を被着し、前記溝２２内に導電性ポリシリコン
２４を埋設し、該導電性ポリシリコン２４の全部又は部
分上に、下部にダート絶縁膜２７を、側部にサイドウオ
ール２８を有するゲート電極２９を形成し、該ダート電
極２９と前記４電性ポリシリコン２６との間に、前記Ｐ
−ト電極２９に接近する異種導電型拡散層３０及び同種
導電型拡散層３１を介装し、前記ゲート電極２９上の層
間絶縁膜３２に開孔したコンタクトホール３３を介して
ワードライン配線層３４全形成し。
部分に溝２２を刻設し、該溝２２内筒にキヤ・９シタ誘
電体２５を被着し、前記溝２２内に導電性ポリシリコン
２４を埋設し、該導電性ポリシリコン２４の全部又は部
分上に、下部にダート絶縁膜２７を、側部にサイドウオ
ール２８を有するゲート電極２９を形成し、該ダート電
極２９と前記４電性ポリシリコン２６との間に、前記Ｐ
−ト電極２９に接近する異種導電型拡散層３０及び同種
導電型拡散層３１を介装し、前記ゲート電極２９上の層
間絶縁膜３２に開孔したコンタクトホール３３を介して
ワードライン配線層３４全形成し。
該ワードライン配線７ｍ３４上に、ノぐツシベーション
膜３５を被着したものである。
膜３５を被着したものである。
本発明においては、基板の所定部分に溝を刻設し、この
溝内に、導電性ポリシリコンを埋設すると共に、溝上に
は、Ｐ−ト電極を形成したので。
溝内に、導電性ポリシリコンを埋設すると共に、溝上に
は、Ｐ−ト電極を形成したので。
ギャノ９シタが三次元化するため、集積回路の小面積に
おけるキャパシタが大容量化されると共に、集積回路が
超高密度化される。
おけるキャパシタが大容量化されると共に、集積回路が
超高密度化される。
本発明のＭＯＳ型ダイナミックメモリ集積回路に係る一
実施例全第１図乃至第４図に基づいて説明する。尚、第
１図は本集積回路の横断面図、第２図は同集積回路の縦
断面図及び第３図は同集積回路の平面図である。
実施例全第１図乃至第４図に基づいて説明する。尚、第
１図は本集積回路の横断面図、第２図は同集積回路の縦
断面図及び第３図は同集積回路の平面図である。
即ち、基板２１上に、局所的な＃２２ｔ−刻設し。
この溝２２の内面及び前記基板２１上に、厚膜の酸化膜
２３、グレート電極となる導電性ポリシリコン〔グレー
ト電極〕２４及び牟ヤ・臂シタ誘電体２５が順次積層形
成され、前記溝２２は、ギャノ臂シタの蓄積ノードとな
る導電性ポリシリコン２６により埋め込まれている。こ
の導電性ポリシリコン２６の上面はレーザアニール等に
より再結晶化し、限りなく単結晶化されている。更に、
前記導′成性ポリシーリコ７２６上には、Ｐ−１絶縁膜
２７を介して、側部にサイドウオール２８ｔ−形成した
ｒ−）電極２９が形成されている。そして、前記ゲート
絶縁膜２７の下方には、導電性ポリシリコン２６とは異
種導電型拡散層３０と高濃度の同種導電型拡散層（ビッ
トライン）３１とが所定距離を以て形成され、ＤＳＡ型
ＭＯＳ）ランジスタが構成されている。尚、このＤＳＡ
型ＭＯＳトランジスタは、前記異種導電型拡散層３０の
濃度或いは巾によりしきいイ直′亀圧及び相互コンダク
タンスをコントロールでキ、レーザアニール寺Ｋ ヨり
ｉ装合形成付近迄限りなく単結晶化することで、接合
リーク等は実用レベルに低減される。更に、前記ダート
電極２９上に、層間絶縁膜３２を介してコンタクトホー
ル３３を開孔し、このコンタクトホール３３＆び層間絶
縁膜３２上に、導体のワードライン配線層３４とパッシ
ベーション［３５，！：が順次積層形成さｎている。尚
、＠記ビットライン３１方向のキャパシタのグレート′
成極２４を、少なくともビットライン３１との父差部分
下において、局所的に除去することによりビットライン
３１のｄ量は低減される。
２３、グレート電極となる導電性ポリシリコン〔グレー
ト電極〕２４及び牟ヤ・臂シタ誘電体２５が順次積層形
成され、前記溝２２は、ギャノ臂シタの蓄積ノードとな
る導電性ポリシリコン２６により埋め込まれている。こ
の導電性ポリシリコン２６の上面はレーザアニール等に
より再結晶化し、限りなく単結晶化されている。更に、
前記導′成性ポリシーリコ７２６上には、Ｐ−１絶縁膜
２７を介して、側部にサイドウオール２８ｔ−形成した
ｒ−）電極２９が形成されている。そして、前記ゲート
絶縁膜２７の下方には、導電性ポリシリコン２６とは異
種導電型拡散層３０と高濃度の同種導電型拡散層（ビッ
トライン）３１とが所定距離を以て形成され、ＤＳＡ型
ＭＯＳ）ランジスタが構成されている。尚、このＤＳＡ
型ＭＯＳトランジスタは、前記異種導電型拡散層３０の
濃度或いは巾によりしきいイ直′亀圧及び相互コンダク
タンスをコントロールでキ、レーザアニール寺Ｋ ヨり
ｉ装合形成付近迄限りなく単結晶化することで、接合
リーク等は実用レベルに低減される。更に、前記ダート
電極２９上に、層間絶縁膜３２を介してコンタクトホー
ル３３を開孔し、このコンタクトホール３３＆び層間絶
縁膜３２上に、導体のワードライン配線層３４とパッシ
ベーション［３５，！：が順次積層形成さｎている。尚
、＠記ビットライン３１方向のキャパシタのグレート′
成極２４を、少なくともビットライン３１との父差部分
下において、局所的に除去することによりビットライン
３１のｄ量は低減される。
上述の如く１本発明果慎回路では、恢米のグレ−す型で
の二次元的ギヤ・ンシタを三次元化したので、小面積で
大容量化ができ、ギヤ・々シタ直上に、ＤＳＡ型ＭＯＳ
トランジスタを形成することによって、超高密度化がで
きる。更に、キャパシタが基板２１と完全に分離されて
いるので、ソフトニラ−に極めて強く高品質化ができる
と共に、ギヤ・ぐシタ容量が低減できる。
の二次元的ギヤ・ンシタを三次元化したので、小面積で
大容量化ができ、ギヤ・々シタ直上に、ＤＳＡ型ＭＯＳ
トランジスタを形成することによって、超高密度化がで
きる。更に、キャパシタが基板２１と完全に分離されて
いるので、ソフトニラ−に極めて強く高品質化ができる
と共に、ギヤ・ぐシタ容量が低減できる。
第４図は本発明の別実施例に係る集積回路の断面図を示
すものであり、前述の第１実施例と同一部分については
拝述を避ける。
すものであり、前述の第１実施例と同一部分については
拝述を避ける。
即ち、前述の第１実施例と相異する点は、ギヤ、ｅシタ
部が溝３６内に直接形成されたギヤ・ぞシタ誘電体３７
とグレート電極としての基板２工とを併用することであ
る。これによりグレート電極の形成工程が省略できる。
部が溝３６内に直接形成されたギヤ・ぞシタ誘電体３７
とグレート電極としての基板２工とを併用することであ
る。これによりグレート電極の形成工程が省略できる。
尚、これら第１及び第２の突施例は、ダイナミックメモ
リ集積回路の所望の規模又は性能に応じて選択する。
リ集積回路の所望の規模又は性能に応じて選択する。
以上説明した様に本発明によれば、基板の所定部分に溝
を刻設し、該溝内に導電性ポリシリコンを埋設し、この
導電性ポリシリコン上に、ｒ−計電極を形成したので、
従来のプレーナ型における二次元的ギヤ・臂シタが三次
元化できると共に、ギヤ・ぞシタ直上に、トランソスタ
全形成したため、集積回路の小面横丁でもギヤ・ぞシタ
の大容量化ができ、集積回路の超高密度化ができる他、
ソフトエラーに対する強度が向上できる等の特有の効果
より前述の問題を解決し得る。
を刻設し、該溝内に導電性ポリシリコンを埋設し、この
導電性ポリシリコン上に、ｒ−計電極を形成したので、
従来のプレーナ型における二次元的ギヤ・臂シタが三次
元化できると共に、ギヤ・ぞシタ直上に、トランソスタ
全形成したため、集積回路の小面横丁でもギヤ・ぞシタ
の大容量化ができ、集積回路の超高密度化ができる他、
ソフトエラーに対する強度が向上できる等の特有の効果
より前述の問題を解決し得る。
＄１区乃至第３図は本発明集積回路の一実施例を示すも
ので、第１図は本発朗゛集積回路の慣断面図、第２図は
四集積回路の縦断面図、第３図は同集槓回路の平面図、
第４図は本発明集積回路の別実施例に係る断面図、第５
図及び第６凶は集積回路の従来例を示すもので、第５図
は従来集積回路の断面図％第６凶は同果横回路の平面図
である。 ２１・・・基板、２２・・・溝、２３・・・酸化嗅、２
４・・・導電性ポリシリコン（グレートを極）、２５・
・・キャパシタ誘電体、２６・・・４砥性ポリシリコン
。 ２７・・・ｙ−ト・色縁膜、２８・・・サイドウオール
、２９・・・ダート電極、３０・・・異神４鑞型拡散層
、３１・・・同槍導電型拡散層（ビットライン）％ ３
２・・・層間絶縁膜、３３・・・コンタクトホール、３
４・・・ワードライン６ｒ２ｉｔＪ層、３５・・・・セ
ツシペーション膜。 特♂ｆ出願人 沖電気工業株式会社２−代理人 弁理士
菊 池 弘２１蟇敬 ２
８″寸代Ｓ７オー°Ｌ２２ 溝 ２９：
’ｒ’ ＝電是２３°吻ｆ１凋 ３０興種４電
＝犯数過２４ 導電ＩＬＴ）Ｈ・）コ； ３１
：、ｚｑ＠電ｑ＋ｓ、ｔｅａ２５ 庁？ゴシタ占考電体
３２：吾間他代時２６：導彎住マゴノニリコニ
３３．コ〕７り）、−、、−ｒＬ２７・−−Ｆ巽き千喫
模 ３４：＋７−−丹イシ孟二チ更１３５・
・°ル、）−−ヨシ榎 本埜明ｌＩ槓回昂の７縦断面図 第２図 第３図 別」施例１こゐけろ 棗積回距め？面凹第４図
ので、第１図は本発朗゛集積回路の慣断面図、第２図は
四集積回路の縦断面図、第３図は同集槓回路の平面図、
第４図は本発明集積回路の別実施例に係る断面図、第５
図及び第６凶は集積回路の従来例を示すもので、第５図
は従来集積回路の断面図％第６凶は同果横回路の平面図
である。 ２１・・・基板、２２・・・溝、２３・・・酸化嗅、２
４・・・導電性ポリシリコン（グレートを極）、２５・
・・キャパシタ誘電体、２６・・・４砥性ポリシリコン
。 ２７・・・ｙ−ト・色縁膜、２８・・・サイドウオール
、２９・・・ダート電極、３０・・・異神４鑞型拡散層
、３１・・・同槍導電型拡散層（ビットライン）％ ３
２・・・層間絶縁膜、３３・・・コンタクトホール、３
４・・・ワードライン６ｒ２ｉｔＪ層、３５・・・・セ
ツシペーション膜。 特♂ｆ出願人 沖電気工業株式会社２−代理人 弁理士
菊 池 弘２１蟇敬 ２
８″寸代Ｓ７オー°Ｌ２２ 溝 ２９：
’ｒ’ ＝電是２３°吻ｆ１凋 ３０興種４電
＝犯数過２４ 導電ＩＬＴ）Ｈ・）コ； ３１
：、ｚｑ＠電ｑ＋ｓ、ｔｅａ２５ 庁？ゴシタ占考電体
３２：吾間他代時２６：導彎住マゴノニリコニ
３３．コ〕７り）、−、、−ｒＬ２７・−−Ｆ巽き千喫
模 ３４：＋７−−丹イシ孟二チ更１３５・
・°ル、）−−ヨシ榎 本埜明ｌＩ槓回昂の７縦断面図 第２図 第３図 別」施例１こゐけろ 棗積回距め？面凹第４図
Claims (1)
- 基板の所定部分に溝を刻設し、該溝内面にキャパシタ誘
電体を被着し、前記溝内に導電性ポリシリコンを埋設し
、該導電性ポリシリコンの全部又は部分上に、下部にゲ
ート絶縁膜を、側部にサイドウォールを有するゲート電
極を形成し、該ゲート電極と前記導電性ポリシリコンと
の間に、前記ゲート電極に接続する異種導電型拡散層及
び同種導電型拡散層を介装し、前記ゲート電極上の層間
絶縁膜に開孔したコンタクトホールを介して、ワードラ
イン配線層を形成し、該ワードライン配線層上に、パッ
シベーシヨン膜を被着したことを特徴とするＭＯＳ型ダ
イナミックメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146982A JPH088338B2 (ja) | 1987-06-15 | 1987-06-15 | Ｍｏｓ型ダイナミツクメモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146982A JPH088338B2 (ja) | 1987-06-15 | 1987-06-15 | Ｍｏｓ型ダイナミツクメモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311755A true JPS63311755A (ja) | 1988-12-20 |
| JPH088338B2 JPH088338B2 (ja) | 1996-01-29 |
Family
ID=15419950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146982A Expired - Lifetime JPH088338B2 (ja) | 1987-06-15 | 1987-06-15 | Ｍｏｓ型ダイナミツクメモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088338B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
-
1987
- 1987-06-15 JP JP62146982A patent/JPH088338B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088338B2 (ja) | 1996-01-29 |
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