JPS6331143Y2 - - Google Patents
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- Publication number
- JPS6331143Y2 JPS6331143Y2 JP1983123422U JP12342283U JPS6331143Y2 JP S6331143 Y2 JPS6331143 Y2 JP S6331143Y2 JP 1983123422 U JP1983123422 U JP 1983123422U JP 12342283 U JP12342283 U JP 12342283U JP S6331143 Y2 JPS6331143 Y2 JP S6331143Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mode register
- access
- output
- erroneous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 230000007257 malfunction Effects 0.000 description 1
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- Storage Device Security (AREA)
- Microcomputers (AREA)
Description
【考案の詳細な説明】
〔考案の属する技術分野〕
本考案は、情報処理装置等の回路の動作を規定
するモードレジスタへの誤つたアクセスを禁止す
るための誤アクセス禁止回路に関する。[Detailed description of the invention] [Technical field to which the invention pertains] The present invention relates to an erroneous access prohibition circuit for inhibiting erroneous access to a mode register that defines the operation of a circuit of an information processing device or the like.
従来、モードレジスタ、例えばマイクロコンピ
ユータのタイマ回路に対するタイマモードレジス
タ等は任意の時にアクセスし得る様に構成されて
いるので、システムの誤動作やプログラムのミス
等により、一度設定されていたモードレジスタ
を、誤つて再度アクセスして内容を変更し、シス
テムを誤動作させてしまうという欠点がある。
Conventionally, mode registers, such as the timer mode register for the timer circuit of a microcomputer, have been configured so that they can be accessed at any time. The disadvantage is that the user may access the system again by mistake and change the contents, causing the system to malfunction.
本考案は、かゝる従来技術の欠点を除去するこ
とにより、モードレジスタのデータが一度設定さ
れた後における誤アクセスを禁止し、かつ誤アク
セスがあつた事を認知できるところの誤アクセス
禁止回路を提供することにある。
The present invention eliminates the drawbacks of the prior art and provides an erroneous access prohibition circuit that prohibits erroneous access after the mode register data has been set, and that can recognize that erroneous access has occurred. Our goal is to provide the following.
本考案の誤アクセス禁止回路は、回路の動作を
規定するモードレジスタと、アクセス選択信号に
より前記モードレジスタへのデータ設定を許可す
るか禁止するかの選択を行なう選択回路と、前記
選択回路の出力を直接入力したインバータおよび
オア回路の各出力のアンド出力により前記モード
レジスタへの入力タイミングを制御するタイミン
グ制御回路と、前記選択回路でデータ設定を禁止
した後での前記モードレジスタへの誤アクセスを
検出する誤アクセス検出回路とを備えることから
構成される。
The erroneous access prohibition circuit of the present invention includes a mode register that defines the operation of the circuit, a selection circuit that selects whether to permit or prohibit data setting to the mode register based on an access selection signal, and an output of the selection circuit. A timing control circuit that controls the input timing to the mode register by AND outputting each output of an inverter and an OR circuit that directly inputs the data; and an erroneous access detection circuit for detecting erroneous accesses.
以下、本考案の実施例を図面を参照して詳細に
説明する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図は本考案の一実施例のブロツク図である。 The figure is a block diagram of one embodiment of the present invention.
回路の動作を規定するモードレジスタ４と、ア
クセス選択信号６によりモードレジスタ４へのデ
ータ設定を許可するか禁止するかの選択を行なう
選択回路１と、モードレジスタ４への入力タイミ
ングを制御するタイミング制御回路２と、選択回
路１でデータ設定を禁止した後でのモードレジス
タ４への誤アクセスを検出する誤アクセス検出ゲ
ート３とを備えることから本実施例は構成されて
いる。なお、図で５はマイクロコンピユータの内
部バスである。又、選択回路１は、２つのNOR
ゲート１−１，１−２からなつており、タイミン
グ制御回路２は、ORゲート２−１、ANDゲート
２−２、インバータ２−３からなつている。 A mode register 4 that defines the operation of the circuit, a selection circuit 1 that selects whether to permit or prohibit data setting to the mode register 4 based on an access selection signal 6, and a timing that controls input timing to the mode register 4. The present embodiment includes a control circuit 2 and an erroneous access detection gate 3 that detects erroneous access to the mode register 4 after the selection circuit 1 inhibits data setting. Note that 5 in the figure is an internal bus of the microcomputer. In addition, the selection circuit 1 has two NOR
The timing control circuit 2 consists of an OR gate 2-1, an AND gate 2-2, and an inverter 2-3.
次に本実施例の動作を説明する。モードレジス
タ４にデータが設定されると、アクセス選択信号
６は、モードレジスタ４への再データ設定禁止信
号として論理“１”レベルのパルス信号をNOR
ゲート１−２に入力する。従つて、NORゲート
１−２の出力は“０”レベルとなり、NORゲー
ト１−１の出力、すなわち選択回路１の出力が
“１”レベルとなる。これによりORゲート２−
１の出力は“１”レベルとなり、ANDゲート２
−２の出力、すなわちタイミング制御回路２の出
力は“０”レベルとなる。そしてこの状態の下で
は、たとえモードレジスタアクセス信号８が活性
化され“１”レベルとなつても、ANDゲート２
−２の出力は“０”レベルとなり、モードレジス
タ４へのデータの再設定は禁止される。同時に、
この状態においては誤アクセス検出ゲート３の一
方の入力は、選択回路１の出力“１”レベルが入
力されているので、もしもモードレジスタアクセ
ス信号８が“１”レベルとなれば、誤アクセス検
出ゲート３の出力は“１”レベルとなり、誤アク
セス検出信号９が発生される。 Next, the operation of this embodiment will be explained. When data is set in the mode register 4, the access selection signal 6 outputs a logic “1” level pulse signal as a prohibition signal for resetting data to the mode register 4.
Input to gate 1-2. Therefore, the output of the NOR gate 1-2 becomes a "0" level, and the output of the NOR gate 1-1, that is, the output of the selection circuit 1 becomes a "1" level. As a result, OR gate 2-
The output of 1 becomes “1” level, and AND gate 2
-2 output, that is, the output of the timing control circuit 2, becomes the "0" level. Under this condition, even if the mode register access signal 8 is activated and becomes "1" level, the AND gate 2
The output of -2 becomes the "0" level, and resetting of data to the mode register 4 is prohibited. at the same time,
In this state, one input of the erroneous access detection gate 3 receives the output "1" level of the selection circuit 1, so if the mode register access signal 8 becomes the "1" level, the erroneous access detection gate 3 3 becomes the "1" level, and an erroneous access detection signal 9 is generated.
次に、モードレジスタ４にデータの再設定を行
なう場合には、アクセス選択信号６が“０”レベ
ルの再設定信号となり、選択回路１の出力は
“０”レベルとなる。従つてタイミング制御回路
２の出力は、モードレジスタアクセス信号８が活
性化され“１”レベルとなれば“１”レベルとな
り、モードレジスタ４へのデータの再設定が行な
われる。同時に誤アクセス検出ゲート３の出力は
モードレジスタアクセス信号８のレベルにかかわ
らず常に“０”レベルとなる。 Next, when data is to be reset in the mode register 4, the access selection signal 6 becomes a "0" level reset signal, and the output of the selection circuit 1 becomes a "0" level. Therefore, the output of the timing control circuit 2 becomes the "1" level when the mode register access signal 8 is activated and becomes the "1" level, and data is reset to the mode register 4. At the same time, the output of the erroneous access detection gate 3 is always at the "0" level regardless of the level of the mode register access signal 8.
以上説明したように、本実施例によると、モー
ドレジスタにデータが設定された後、誤つてデー
タが再設定されることを防止するとともに、誤ア
クセスが発生した場合にはそれを検出できること
になり、システムの動作の安定性向上に大きく寄
与することができる。 As explained above, according to this embodiment, it is possible to prevent data from being erroneously set again after data is set in the mode register, and to detect erroneous access when it occurs. , can greatly contribute to improving the stability of system operation.
なお、本実施例に用いた回路は一実施例であつ
て本考案を限定するものではなく、他の同一機能
の回路を用いても実現できることはいうまでもな
い。 It should be noted that the circuit used in this embodiment is just one example and does not limit the present invention, and it goes without saying that the present invention can be realized using other circuits having the same function.
以上詳細に説明したとおり、本考案の誤アクセ
ス禁止回路は、アクセス選択信号によりモードレ
ジスタへのデータの設定を許可するか禁止するか
の選択を行なう選択回路と、モードレジスタへの
入力タイミングを制御するタイミング制御回路
と、選択回路でデータ設定を禁止した後でのモー
ドレジスタへの誤アクセスを検出する誤アクセス
検出回路とを備えているので、従来のようにモー
ドレジスタがデータ設定後誤アクセスによつてデ
ータが再設定されることを防止するとともに、誤
アクセスが発生した場合には、それを検出できる
ので、システムの動作の安定性向上に大きく寄与
することができるという効果を有している。
As explained in detail above, the erroneous access prohibition circuit of the present invention includes a selection circuit that selects whether to permit or prohibit data setting to the mode register based on an access selection signal, and a selection circuit that controls input timing to the mode register. It is equipped with a timing control circuit that detects erroneous access to the mode register after data setting is prohibited in the selection circuit, and an erroneous access detection circuit that detects erroneous access to the mode register after data setting is prohibited in the selection circuit. This has the effect of preventing data from being reconfigured and detecting erroneous access when it occurs, greatly contributing to improving the stability of system operation. .
図は本考案の一実施例のブロツク図である。
１……選択回路、１−１，１−２……NORゲ
ート、２……タイミング制御回路、２−１……
ORゲート、２−２，３……誤アクセス検出ゲー
ト、２−３……インバータ、４……モードレジス
タ、５……内部バス、６……アクセス選択信号、
７……リセツト信号、８……モードレジスタアク
セス信号、９……誤アクセス検出信号。
The figure is a block diagram of one embodiment of the present invention. 1... Selection circuit, 1-1, 1-2... NOR gate, 2... Timing control circuit, 2-1...
OR gate, 2-2, 3... Erroneous access detection gate, 2-3... Inverter, 4... Mode register, 5... Internal bus, 6... Access selection signal,
7... Reset signal, 8... Mode register access signal, 9... Erroneous access detection signal.
Claims (1)
セス選択信号により前記モードレジスタへのデー
タ設定を許可するか禁止するかの選択を行なう選
択回路と、前記選択回路の出力を直接入力したイ
ンバータおよびオア回路の各出力のアンド出力に
より前記モードレジスタへの入力タイミングを制
御するタイミング制御回路と、前記選択回路でデ
ータ設定を禁止した後での前記モードレジスタへ
の誤アクセスを検出する誤アクセス検出回路とを
備えることを特徴とする誤アクセス禁止回路。 A mode register that defines the operation of the circuit, a selection circuit that selects whether to permit or prohibit data setting to the mode register using an access selection signal, and an inverter and an OR circuit that directly input the output of the selection circuit. A timing control circuit that controls input timing to the mode register by AND outputting each output, and an erroneous access detection circuit that detects erroneous access to the mode register after prohibiting data setting in the selection circuit. A circuit for inhibiting erroneous access, which is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342283U JPS6034643U (en) | 1983-08-09 | 1983-08-09 | Erroneous access prohibition circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342283U JPS6034643U (en) | 1983-08-09 | 1983-08-09 | Erroneous access prohibition circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034643U JPS6034643U (en) | 1985-03-09 |
| JPS6331143Y2 true JPS6331143Y2 (en) | 1988-08-19 |
Family
ID=30281738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12342283U Granted JPS6034643U (en) | 1983-08-09 | 1983-08-09 | Erroneous access prohibition circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034643U (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991130A (en) * | 1972-12-29 | 1974-08-30 | ||
| JPS5416333B2 (en) * | 1975-07-01 | 1979-06-21 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416333U (en) * | 1977-07-06 | 1979-02-02 |
-
1983
- 1983-08-09 JP JP12342283U patent/JPS6034643U/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991130A (en) * | 1972-12-29 | 1974-08-30 | ||
| JPS5416333B2 (en) * | 1975-07-01 | 1979-06-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034643U (en) | 1985-03-09 |
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