JPS63308447A - 送信ｆｉｆｏメモリ制御装置 - Google Patents
送信ｆｉｆｏメモリ制御装置Info
- Publication number
- JPS63308447A JPS63308447A JP62143310A JP14331087A JPS63308447A JP S63308447 A JPS63308447 A JP S63308447A JP 62143310 A JP62143310 A JP 62143310A JP 14331087 A JP14331087 A JP 14331087A JP S63308447 A JPS63308447 A JP S63308447A
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- JP
- Japan
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- transmission
- data
- fifo memory
- memory
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 96
- 230000005540 biological transmission Effects 0.000 claims description 125
- 230000004913 activation Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回線制御装置の送信制御部に用いられる送信
先入れ先出しメモリの制御装置に関する。
先入れ先出しメモリの制御装置に関する。
データ通信を行う場合に、データを一旦発呼側の交換機
に蓄積して、これを被呼側の交換機にパケットという形
にまとめて伝送することにより、データの高速転送を図
るパケット交換方式がある。
に蓄積して、これを被呼側の交換機にパケットという形
にまとめて伝送することにより、データの高速転送を図
るパケット交換方式がある。
パケット交換方式に用いられるパケット交換機に：まマ
イクロプロセッサが複数個接続されている。
イクロプロセッサが複数個接続されている。
マイクロプロセッサにはパケットの送受信の制御を行う
回線制御装置が備えられている。ここでは回線制御装置
の送信制御部には送信するデータを蓄積するために先入
れ先出しく以下、ＦＩＦ○と称する。）形式のメモリが
用いられている。
回線制御装置が備えられている。ここでは回線制御装置
の送信制御部には送信するデータを蓄積するために先入
れ先出しく以下、ＦＩＦ○と称する。）形式のメモリが
用いられている。
第２図は従来の回線制御装置の送信制御部における送信
ＦＩＦＯメモリ制御装置の構成を表わしたものである。
ＦＩＦＯメモリ制御装置の構成を表わしたものである。
この装置には、図示しない発信端末から送出された送信
データ１０を蓄積する送信バッファメモリ１１が配置さ
れている。送信バッファメモリ１１から読み出された送
信データ１２は送信ＦＩＦＯメモリ１３に蓄積され、こ
こから出力された送信データ１４が送信回線制御部１５
に人力されるようになっている。送信回線制御部１５は
送信デ、−り１４を並直列変換し、送信データ１６とし
て図示しない回線に送信する。
データ１０を蓄積する送信バッファメモリ１１が配置さ
れている。送信バッファメモリ１１から読み出された送
信データ１２は送信ＦＩＦＯメモリ１３に蓄積され、こ
こから出力された送信データ１４が送信回線制御部１５
に人力されるようになっている。送信回線制御部１５は
送信デ、−り１４を並直列変換し、送信データ１６とし
て図示しない回線に送信する。
この装置には、送信バッファメモＩＪ １１と送信１’
ｌＦｏメモリ１３の書き込みタイミングを制御するため
の送信ＦＩＦ○ライトハイトカウンク１７が配置されて
おり、ライトタイミング信号１８△、１８Ｂがこれらの
メモリ１１．１３に供給されるようになっている。また
、この装置には送信ＦＩＦＯメモリ１３と送信回線制御
部１５の読み出しタイミングを制御するための送信ＦＩ
ＦＯリード起動制御部１９が配置されており、リードタ
イミング信号２１Ａ、２１Ｂがこれらのメモリまたは制
御部１３．１５に供給されるようになっている。
ｌＦｏメモリ１３の書き込みタイミングを制御するため
の送信ＦＩＦ○ライトハイトカウンク１７が配置されて
おり、ライトタイミング信号１８△、１８Ｂがこれらの
メモリ１１．１３に供給されるようになっている。また
、この装置には送信ＦＩＦＯメモリ１３と送信回線制御
部１５の読み出しタイミングを制御するための送信ＦＩ
ＦＯリード起動制御部１９が配置されており、リードタ
イミング信号２１Ａ、２１Ｂがこれらのメモリまたは制
御部１３．１５に供給されるようになっている。
ところで、送信ＦＩＦＯメモリ１３が送信データ１２で
満たされると、これが送信ＦＩＦＯメモリリード起動制
御部２２に知らされる。このように送信ＦＩＦＯメモリ
リード起動制御部２２が前記のような知らせを受けたり
、あるいは送信データ１２がすべて送信ＦＩＦＯメモリ
１３に書き込まれると、送信ＦＩＦＯメモＩＪ ＩＪ−
ド起動制御部２２から送信ＦＩＦＯメそりリードタイミ
ング制御部１９にリード起動信号２３が出力される。
満たされると、これが送信ＦＩＦＯメモリリード起動制
御部２２に知らされる。このように送信ＦＩＦＯメモリ
リード起動制御部２２が前記のような知らせを受けたり
、あるいは送信データ１２がすべて送信ＦＩＦＯメモリ
１３に書き込まれると、送信ＦＩＦＯメモＩＪ ＩＪ−
ド起動制御部２２から送信ＦＩＦＯメそりリードタイミ
ング制御部１９にリード起動信号２３が出力される。
今、送信データ１２のデータ長が送信ＦＩＦＯメモリ１
３の持つ長さよりも短いとすると、これがすべて送信Ｆ
ＩＦＯメモリ１３に書き込まれるまでリード起動信号２
３は出力されないことになる。従って、送信ＦＩＦＯメ
モリ１３に送信データがすべて書き込まれるまで読出動
作が開始せず、送信データ１４の転送遅延が生じる。
３の持つ長さよりも短いとすると、これがすべて送信Ｆ
ＩＦＯメモリ１３に書き込まれるまでリード起動信号２
３は出力されないことになる。従って、送信ＦＩＦＯメ
モリ１３に送信データがすべて書き込まれるまで読出動
作が開始せず、送信データ１４の転送遅延が生じる。
そこで、この改善策として送信データ１０のデータ長の
大小にかかわらず所定の長さの送信データ１２が送信Ｆ
ＩＦＯメそり１３に蓄積されたとき、ここから送信デー
タ１４の読出動作を開始させるようにしている。これに
より、送信データ１２がすべて送信ＦＩＦＯメモリ１３
に書き込まれなくても、所定の長さの送信データ１２が
ここに蓄積されたとき読出動作を開始することができる
。
大小にかかわらず所定の長さの送信データ１２が送信Ｆ
ＩＦＯメそり１３に蓄積されたとき、ここから送信デー
タ１４の読出動作を開始させるようにしている。これに
より、送信データ１２がすべて送信ＦＩＦＯメモリ１３
に書き込まれなくても、所定の長さの送信データ１２が
ここに蓄積されたとき読出動作を開始することができる
。
しかしながら、送信ＦＩＦＯメモリに書き込まれた送信
データのデータ長が前述した所定の長さよりもさらに短
い場合、データ長が所定の長さになるまで送信データが
送信ＦＩＦＯメモリに蓄積されることになる。このため
、データ長が所定の長さになるまで蓄積される送信デー
タは余分なデータになってしまう。
データのデータ長が前述した所定の長さよりもさらに短
い場合、データ長が所定の長さになるまで送信データが
送信ＦＩＦＯメモリに蓄積されることになる。このため
、データ長が所定の長さになるまで蓄積される送信デー
タは余分なデータになってしまう。
これにより、書き込まれた送信データのデータ長が変化
する場合には、送信データの転送遅延は解消されないと
いう問題がある。
する場合には、送信データの転送遅延は解消されないと
いう問題がある。
そこで、本発明の目的は書き込まれた送信データのデー
タ長が変化する場合でも、データ長に応じて読み出すの
に必要最小限のデータ長を送信ＦＴＦ○メモリから送信
回線制御部に読み出す装置を提供することにある。
タ長が変化する場合でも、データ長に応じて読み出すの
に必要最小限のデータ長を送信ＦＴＦ○メモリから送信
回線制御部に読み出す装置を提供することにある。
〔問題点を解決するための手段〕 一本発明は、（ｉ
）送信データを蓄積する送信バッファメモリと、（ｉｉ
）この送信バッファメモリから読み出した送信データを
書き込むための送信ＦＩＦＯメモリと、（ｉｉｉ ）こ
の送信ＦＩＦ○メモリに書き込まれる送信データのバイ
ト数をカウントする送信ＦＩＦＯメモリライトバイトカ
ウンタと、（ｉｖ）送信データの送信データ長を蓄積す
る送信バイトカウントレジスタと、（Ｖ）送信データを
送信ＦＩＦＯメモリに書き込む速度と送１３ＦＩＦＯメ
モリから読み出す速度の比率に基づいて、送信データ長
の演算を行う送信ＦＩＦＯメモＩＪ ＩＪ−ド起動バイ
ト数演算部と、（ｖｉ）送信ＦＩＦＯメモリライトバイ
トカウンタによりカウントされたバイト数および送信Ｆ
ＩＦＯメモリリード起動バイト数演算部により演算され
たバイト数を比較した結果に応じて、送信ＦＩＦ○メモ
リから読み出すためのリード起動信号を出力する送信Ｆ
ＩＦＯメモＩＪ ＩＪ−ド起動制御部とを送信ＦＩＦＯ
メモリ制御装置に具備させる。
）送信データを蓄積する送信バッファメモリと、（ｉｉ
）この送信バッファメモリから読み出した送信データを
書き込むための送信ＦＩＦＯメモリと、（ｉｉｉ ）こ
の送信ＦＩＦ○メモリに書き込まれる送信データのバイ
ト数をカウントする送信ＦＩＦＯメモリライトバイトカ
ウンタと、（ｉｖ）送信データの送信データ長を蓄積す
る送信バイトカウントレジスタと、（Ｖ）送信データを
送信ＦＩＦＯメモリに書き込む速度と送１３ＦＩＦＯメ
モリから読み出す速度の比率に基づいて、送信データ長
の演算を行う送信ＦＩＦＯメモＩＪ ＩＪ−ド起動バイ
ト数演算部と、（ｖｉ）送信ＦＩＦＯメモリライトバイ
トカウンタによりカウントされたバイト数および送信Ｆ
ＩＦＯメモリリード起動バイト数演算部により演算され
たバイト数を比較した結果に応じて、送信ＦＩＦ○メモ
リから読み出すためのリード起動信号を出力する送信Ｆ
ＩＦＯメモＩＪ ＩＪ−ド起動制御部とを送信ＦＩＦＯ
メモリ制御装置に具備させる。
これにより、送信ＦＩＦＯメモリから読み出された送信
データのデータ長が変化した場合でも、常にデータ長に
応じた必要最小限のデータ長を送信ＦＩＦＯメモリに蓄
積することができる。
データのデータ長が変化した場合でも、常にデータ長に
応じた必要最小限のデータ長を送信ＦＩＦＯメモリに蓄
積することができる。
以下実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例における回線制御装置の送信
制御部に用いられる送信ＦＩＦＯメモリ制御装置の構成
を表わしたものである。
制御部に用いられる送信ＦＩＦＯメモリ制御装置の構成
を表わしたものである。
同図において第２図との相違点は、送信ＦＩＦＯメモリ
１３に送信データ１２が蓄積された結果により、送信Ｆ
ＩＦ○メモリリード起動制御部２２から送信ＦＩＦＯメ
モリリードタイミンク制御部１９にリード起動をかけな
し）ようｊこしたことである。すなわち、送信ＦＩＦ○
メモリライトタイミング制御部１７側に送信ＦＩＦＯメ
モリライトバイトカウンタ２４が設けられ、一方、送信
データバイトカウントレジスタ２５および送信ＦＩＦＯ
メモＩＪ ＩＪ−ド起動バイト数演算部２６が設けられ
たことにある。これにより、送信ＦＩＦＯメモリライト
バイトカウンタ２４および送信ＦＩＦＯメモリリード起
動バイト数演算部２６のそれぞれの結果を比較し、これ
に応じてリード起動が行われるようになっている。
１３に送信データ１２が蓄積された結果により、送信Ｆ
ＩＦ○メモリリード起動制御部２２から送信ＦＩＦＯメ
モリリードタイミンク制御部１９にリード起動をかけな
し）ようｊこしたことである。すなわち、送信ＦＩＦ○
メモリライトタイミング制御部１７側に送信ＦＩＦＯメ
モリライトバイトカウンタ２４が設けられ、一方、送信
データバイトカウントレジスタ２５および送信ＦＩＦＯ
メモＩＪ ＩＪ−ド起動バイト数演算部２６が設けられ
たことにある。これにより、送信ＦＩＦＯメモリライト
バイトカウンタ２４および送信ＦＩＦＯメモリリード起
動バイト数演算部２６のそれぞれの結果を比較し、これ
に応じてリード起動が行われるようになっている。
送信ＦＩＦ○メモリリードタイミング制御部１９は送信
ＦＩＦＯメモリ１３に送信データ１２が書き込まれるタ
イミングとは非同期に、これを送信ＦＩＦＯメモリ１３
から読み出して送信回線制御部１５に送出するようにな
っている。従って、効率良く送信データを転送するため
には、送信ＦＩＦＯメモＩＪ ＩＪ−ド起動制御部２２
は送信ＦＩＦＯメモリリードタイミンク制御部１９に必
要なデータ長のみを送信ＦＩＦＯメモリ１３から読み出
すことを指示しなシナればならない。
ＦＩＦＯメモリ１３に送信データ１２が書き込まれるタ
イミングとは非同期に、これを送信ＦＩＦＯメモリ１３
から読み出して送信回線制御部１５に送出するようにな
っている。従って、効率良く送信データを転送するため
には、送信ＦＩＦＯメモＩＪ ＩＪ−ド起動制御部２２
は送信ＦＩＦＯメモリリードタイミンク制御部１９に必
要なデータ長のみを送信ＦＩＦＯメモリ１３から読み出
すことを指示しなシナればならない。
送信ＦＩＦＯメモリライトバイトカウンタ２４は送信Ｆ
ＩＦＯメモリー３に書き込まれた送信データ１２のバイ
ト数をカウントする。一方、送信データバイトカウント
レジスタ２５に送信データ１６のデータ長が蓄積される
。この場合、送信ＦＩＦＯメモリリード起動バイト数演
算部２Ｇで、は送信データ１２を送信ＦＩＦ○メモリ１
３に書き込む速度とここから読み出す速度との比率に基
づいて、送信ＦＩＦ○メモリー３から読み出される。例
えば、書き込まれた送信データ１２のうち２０％蓄積さ
れたら、これを送信ＦＩＦＯメモリＩ３から読み出すよ
うにする。このとき、読み出ずために蓄積される送信デ
ータ１２のデータ長の演算が行われるようになっている
。
ＩＦＯメモリー３に書き込まれた送信データ１２のバイ
ト数をカウントする。一方、送信データバイトカウント
レジスタ２５に送信データ１６のデータ長が蓄積される
。この場合、送信ＦＩＦＯメモリリード起動バイト数演
算部２Ｇで、は送信データ１２を送信ＦＩＦ○メモリ１
３に書き込む速度とここから読み出す速度との比率に基
づいて、送信ＦＩＦ○メモリー３から読み出される。例
えば、書き込まれた送信データ１２のうち２０％蓄積さ
れたら、これを送信ＦＩＦＯメモリＩ３から読み出すよ
うにする。このとき、読み出ずために蓄積される送信デ
ータ１２のデータ長の演算が行われるようになっている
。
送信ＦＩＦＯメモリライトバイトカウンタ２４でカウン
トされたバイト数２７および送信ＰＩＦＯメモＩＪ Ｉ
Ｊ−ド起動バイト数演算部２６で演算されたバイト数２
８が一致すると、送信ＦＩＦ○メモリリードタイミング
制御部１９にリード起動信号２３が出力される。
トされたバイト数２７および送信ＰＩＦＯメモＩＪ Ｉ
Ｊ−ド起動バイト数演算部２６で演算されたバイト数２
８が一致すると、送信ＦＩＦ○メモリリードタイミング
制御部１９にリード起動信号２３が出力される。
このとき、送信ＦＩＦＯメモリリードタイミング制御部
１９から送信ＦＩＦＯメモリ１３および送信回線制御部
１５にそれぞれリードタイミング信号２１Ａ、２１Ｂが
人力されると、送信データ１４が送信ＦＩＦ○メモリ１
３から送信回線制御部１５に読み出される。
１９から送信ＦＩＦＯメモリ１３および送信回線制御部
１５にそれぞれリードタイミング信号２１Ａ、２１Ｂが
人力されると、送信データ１４が送信ＦＩＦ○メモリ１
３から送信回線制御部１５に読み出される。
このように、本実施例では送信ＦＩＦ○メモリＩ３に送
信データ１２が書き込まれる速度とここから読み出され
る速度との比率に応じて、送信ＦＩＦ○メモリ１３に蓄
積すべき送信データ１２のデータ長の演算が行われるの
で、無駄な送信データを蓄積しなくてもすむ。
信データ１２が書き込まれる速度とここから読み出され
る速度との比率に応じて、送信ＦＩＦ○メモリ１３に蓄
積すべき送信データ１２のデータ長の演算が行われるの
で、無駄な送信データを蓄積しなくてもすむ。
以上説明したように、本発明によれば常に送信ＦＩＦＯ
メモリから送信データを読み出すのに必要な最小限のデ
ータ長が送信ＦＩＦＯメモリに蓄積されるので、効率良
く送信データを送信回線制御部！こ転送することができ
る。これにより、送信データの高速転送が図れると５）
う効果がある。
メモリから送信データを読み出すのに必要な最小限のデ
ータ長が送信ＦＩＦＯメモリに蓄積されるので、効率良
く送信データを送信回線制御部！こ転送することができ
る。これにより、送信データの高速転送が図れると５）
う効果がある。
第１図は本発明の一実施例を示す回線制御装置の送信制
御部における送信ＦＩＦＯメモリ制御装置のブロック図
、第２図は従来の回線制御装置の送信制御部における送
信ＦＴＦ○メモリ制御装置のブロック図である。 １０．１２．１４・・・・・・送信データ、１１・・・
・・・送信バッファメモリ、１３・・・・・・送信ＦＩ
Ｆ○メモリ、１７・・・・・・送信ＦＩＦＯメモリライ
トハイトカウンク、 ２２・・・・・・送信ＦＩＦＯメモＩＪ ＩＪ−ド起動
制御部、２３・・・・・・リード起動信号、 ２５・・・・・・送信データバイトカウントレジスタ、
２６・・・・・・送信ＦＩＦＯメモリリート起動ハ起動
ハイ算数演 算部、２８・・・・・・バイト数。
御部における送信ＦＩＦＯメモリ制御装置のブロック図
、第２図は従来の回線制御装置の送信制御部における送
信ＦＴＦ○メモリ制御装置のブロック図である。 １０．１２．１４・・・・・・送信データ、１１・・・
・・・送信バッファメモリ、１３・・・・・・送信ＦＩ
Ｆ○メモリ、１７・・・・・・送信ＦＩＦＯメモリライ
トハイトカウンク、 ２２・・・・・・送信ＦＩＦＯメモＩＪ ＩＪ−ド起動
制御部、２３・・・・・・リード起動信号、 ２５・・・・・・送信データバイトカウントレジスタ、
２６・・・・・・送信ＦＩＦＯメモリリート起動ハ起動
ハイ算数演 算部、２８・・・・・・バイト数。
Claims (1)
- 【特許請求の範囲】 送信データを蓄積する送信バッファメモリと、この送信
バッファメモリから読み出した前記送信データを書き込
む送信先入れ先出しメモリと、この送信先入れ先出しメ
モリに書き込まれた前記送信データのバイト数をカウン
トする送信先入れ先出しメモリライトバイトカウンタと
、 前記送信データの送信データ長を蓄積する送信バイトカ
ウントレジスタと、 前記送信データを前記送信先入れ先出しメモリに書き込
む速度とこの送信先入れ先出しメモリから読み出す速度
の比率に基づいて、前記送信データ長の演算を行う送信
先入れ先出しメモリリード起動バイト数演算部と、 前記送信先入れ先出しメモリライトバイトカウンタによ
りカウントされたバイト数および送信先入れ先出しメモ
リリード起動バイト数演算部により演算されたバイト数
を比較した結果に応じて、前記送信先入れ先出しメモリ
から読み出すためのリード起動信号を出力する送信先入
れ先出しメモリリード起動制御部 とを具備することを特徴とする送信先入れ先出しメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143310A JPS63308447A (ja) | 1987-06-10 | 1987-06-10 | 送信ｆｉｆｏメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143310A JPS63308447A (ja) | 1987-06-10 | 1987-06-10 | 送信ｆｉｆｏメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308447A true JPS63308447A (ja) | 1988-12-15 |
Family
ID=15335790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143310A Pending JPS63308447A (ja) | 1987-06-10 | 1987-06-10 | 送信ｆｉｆｏメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101390A (ja) * | 2005-05-11 | 2011-05-19 | Qualcomm Inc | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
-
1987
- 1987-06-10 JP JP62143310A patent/JPS63308447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101390A (ja) * | 2005-05-11 | 2011-05-19 | Qualcomm Inc | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
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