JPS63308423A - Multiprocessing type synchronizing circuit - Google Patents

Multiprocessing type synchronizing circuit

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JPS63308423A
JPS63308423A JP62143085A JP14308587A JPS63308423A JP S63308423 A JPS63308423 A JP S63308423A JP 62143085 A JP62143085 A JP 62143085A JP 14308587 A JP14308587 A JP 14308587A JP S63308423 A JPS63308423 A JP S63308423A
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JP
Japan
Prior art keywords
value
frame
common counter
circuit
counter
Prior art date
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Pending
Application number
JP62143085A
Other languages
Japanese (ja)
Inventor
Masamichi Kawagome
河込 正道
Masahiro Ashi
賢浩 芦
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Abstract

PURPOSE:To increase a processing speed by calculating a real frame phase from the stored value of a storage means and the counted value of a common counter and outputting it. CONSTITUTION:The common counter 3 is in a free-rum state and the storage means 1 is stored with a common counter value when a frame synchronizing pattern conforms. The stored value of this stored means 1 is held until a step- out state is entered. An arithmetic circuit 5 calculates the real frame phase from the stored value and common counter value and outputs it. Said operation is carried out by multiplex lines. Thus, count-up operation is not performed by using a RAM, so reading and writing need not be performed in one time slow by time-division processing and the processing speed is increased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信における多重化回線の同期回路
に係り、特に、処理速度を上げ多重化回線の処理回線数
を増やすのに好適な多重処理形同期回路に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a synchronization circuit for multiplexed lines in digital communication, and in particular, to a multiplexing circuit suitable for increasing processing speed and increasing the number of lines to be processed in a multiplexed line. Regarding synchronous circuits.

〔従来の技術〕[Conventional technology]

従来の多重処理形同期回路は5特開昭56−11955
5号公報に記載の様に、各回線のフレーム位相をRAM
に記憶させ、多重化回線の各タイムスロット毎に順次R
AMのデータを読み出し、その値をインクリメントした
後、そのデータをRAMに書き込んでフレーム位相を変
化させるといった一連の動作を各回線毎に行ない1時分
側条重処理を行なっている。
The conventional multiprocessing type synchronous circuit is 5 Japanese Patent Application Laid-Open No. 56-11955.
As described in Publication No. 5, the frame phase of each line is stored in RAM.
and sequentially store R for each time slot of the multiplexed line.
A series of operations such as reading AM data, incrementing the value, writing the data to RAM, and changing the frame phase are performed for each line to perform one-hour side load processing.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術は、各回線毎に1タイムスロツト内でRA
Mの読出、書込動作を行なう必要があるため、 RAM
の動作速度で制約を受け、RAMの動作速度より速い速
度で同期処理を行なうことができない。このため、多重
化回線の処理回線数を増やすことができないという問題
がある。
The above conventional technology performs RA within one time slot for each line.
Since it is necessary to read and write M
The operating speed of the RAM is limited, and synchronization processing cannot be performed at a faster speed than the operating speed of the RAM. Therefore, there is a problem in that the number of processing lines of multiplexed lines cannot be increased.

本発明の目的は、同期回路の多重処理能力を増やすこと
ができる多重処理形同期回路を提供することにある。
An object of the present invention is to provide a multiprocessing type synchronous circuit that can increase the multiprocessing capability of the synchronous circuit.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、各々独立にフレーム同期符号が挿入された
多重化回線ディジタル信号の同期をとる多重処理形同期
回路において、多重化された各回線に共通なカウンタと
、各回線毎のフレーム同期パターン検出位相を示す値を
記憶する記憶手段と該記憶手段の記憶値と前記共通カウ
ンタのカウント値とにより実フレーム位相を計算して出
力する演算回路とを設けることで、達成される。
The above purpose is to use a counter common to each multiplexed line and frame synchronization pattern detection for each line in a multiprocessing type synchronization circuit that synchronizes multiplexed line digital signals into which frame synchronization codes are independently inserted. This is achieved by providing a storage means for storing a value indicating the phase, and an arithmetic circuit that calculates and outputs the actual frame phase using the stored value of the storage means and the count value of the common counter.

〔作用〕[Effect]

共通カウンタはフリーラン状態となっており。 The common counter is in a free running state.

記憶手段はフレーム同期パターンが一致した時の共通カ
ウンタ値を記憶する。この記憶手段の記憶値は、同期は
ずれとなるまで保存される。演算回路は、この記憶値と
共通カウンタ値とから実フレーム位相を算出し、出力す
る。以上の動作を、各多重化回線毎に行なう。
The storage means stores a common counter value when the frame synchronization patterns match. The value stored in this storage means is saved until synchronization is lost. The arithmetic circuit calculates the actual frame phase from this stored value and the common counter value and outputs it. The above operation is performed for each multiplexed line.

この様に、本発明では、RAMを使用してカウントアツ
プ動作を行なっていないので、読出と書込を1タイムス
ロツト内に時分割処理で行なう必要が無く、処理速度を
速くすることができる。またRAMのンフトエラーによ
る同期はずれもなくなる。
In this way, in the present invention, since the count-up operation is not performed using the RAM, there is no need to perform reading and writing in one time slot by time-sharing processing, and the processing speed can be increased. Also, there is no possibility of loss of synchronization due to a RAM shift error.

〔実施例〕〔Example〕

以下1本発明の一実施例を図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例に係る多重処理形同期回路の
構成図である。第1図において、1は記憶素子、2は多
重カウンタ、3は共通カウンタ、4は比較器、5は実フ
レーム位相演算回路、7は同期保護回路、9はORゲー
ト、 10.11はANDゲートである。
FIG. 1 is a block diagram of a multi-processing type synchronous circuit according to an embodiment of the present invention. In FIG. 1, 1 is a storage element, 2 is a multiple counter, 3 is a common counter, 4 is a comparator, 5 is a real frame phase calculation circuit, 7 is a synchronization protection circuit, 9 is an OR gate, 10.11 is an AND gate It is.

フレーム同期処理の対象たる多重化された入力データは
、パターン検出回路8に入力する。パターン検出回路8
は、フレーム同期パターン検出時にその旨を信号出力す
る。また、入力データに同期したクロックは、共通カウ
ンタ3と多重カウンタ2に入力する。共通カウンタ3は
、自走状態にあり、カウンタの動作位相値(共通カウン
タ値)を比較器4と実フレーム位相演算回路5および記
憶素子1に送出する。また、多重カウンタ2は。
The multiplexed input data to be subjected to frame synchronization processing is input to the pattern detection circuit 8. Pattern detection circuit 8
outputs a signal to that effect when detecting a frame synchronization pattern. Further, a clock synchronized with the input data is input to the common counter 3 and the multiplex counter 2. The common counter 3 is in a free-running state and sends the operating phase value of the counter (common counter value) to the comparator 4, the actual frame phase calculation circuit 5, and the storage element 1. Moreover, the multiplex counter 2.

フレーム同期処理をする多重化位相を指定する信号を、
記憶素子1に出力し、記憶素子1は以前記憶した共通カ
ウンタの動作位相値をその指定信号によって読み出し、
実フレーム位相演算回路5と比較器4に出力する。比較
器4は、共通カウンタ3および記憶素子1から受信した
2つの動作位相値を比較し、一致した場合にはフレーム
識別位相信号をORゲート9を通してANDグー) 1
0.11に出力する。ANDグー) 10.11は、夫
々、このORゲート9の出力と、パターン検出回路8か
らの検出信号、該検出信号の反転信号との論理積をとり
The signal that specifies the multiplexing phase for frame synchronization processing is
output to the storage element 1, and the storage element 1 reads out the previously stored operating phase value of the common counter according to the specified signal,
It is output to the real frame phase calculation circuit 5 and comparator 4. The comparator 4 compares the two operating phase values received from the common counter 3 and the storage element 1, and if they match, passes the frame identification phase signal through the OR gate 9 (AND) 1
Output to 0.11. 10.11 respectively performs the logical product of the output of this OR gate 9, the detection signal from the pattern detection circuit 8, and the inverted signal of the detection signal.

同期保護回路7に出力する。ANDゲート10からはパ
ターンの一致信号が出力され、ANDゲート11からは
パターンの不一致信号力を出力される。同期保護回路7
は、多重化レベルでフレーム保護動作を行ない、ハンチ
ング指定信号を共通カウンタ3及びORゲート9に送信
するようになっている。
Output to the synchronization protection circuit 7. The AND gate 10 outputs a pattern match signal, and the AND gate 11 outputs a pattern mismatch signal. Synchronous protection circuit 7
performs a frame protection operation at the multiplex level and transmits a hunting designation signal to the common counter 3 and OR gate 9.

次に、上述した構成の多重処理形同期回路の動作を、第
2図及び第3図を参照して説明する。
Next, the operation of the multiprocessing type synchronous circuit configured as described above will be explained with reference to FIGS. 2 and 3.

第2図は、ハンチング動作時における動作説明図である
。第2図は、m(m≧1の整数)ブロックからなるフレ
ームがn (n > 2の整数)多重された入力データ
について、多重レベルで各々のフレームについてフレー
ム同期をとる動作を行っている場合の説明図である。多
重カウンタ値は、多重カウンタ2から記憶素子1に対し
て出力する信号であり、フレームかが多重された入力デ
ータ系列において、現在何番目のフレームのデータが入
力しているかを指定するものである。共通カウンタ値は
、多重カウンタ2のル歩進に対し1歩進し多重化された
入力データのブロックを区切る作用を持ち、共通カウン
タ3から比較器4.実フレーム位相演算回路5および記
憶素子1に送出する。共通カウンタ値は、多重化された
入力データに含まれる外側のフレーム内の実位相とは一
致しない。
FIG. 2 is an explanatory diagram of the operation during the hunting operation. Figure 2 shows a case in which frame synchronization is performed for each frame at the multiplex level for input data in which n (an integer of n > 2) frames each consisting of m (an integer of m ≥ 1) blocks are multiplexed. FIG. The multiplex counter value is a signal output from the multiplex counter 2 to the storage element 1, and specifies which frame data is currently being input in the frame-multiplexed input data series. . The common counter value advances by one step relative to the increment of the multiplex counter 2, and has the function of separating blocks of multiplexed input data. It is sent to the real frame phase calculation circuit 5 and the storage element 1. The common counter value does not match the actual phase in the outer frame included in the multiplexed input data.

第2図では、多重化された入力データ中の第n番目のフ
レーム(図の多重カウンタ値は、0を起点としているの
で3−1と表わされている)が同期外れ状態に陥り、多
重化された入力データ中のフレーム同期パターンを検出
し、そのときの共通カウンタ3の値を記憶素子1に収納
する動作を行っている。まず、多重化信号の第n番目の
フレームは、最初同期外れ状態にあり、このとき、多重
カウンタ値カn −1となるが番目のフレームのデータ
の受信位相では、記憶素子1は、データの書き込み動作
状態となり、記憶素子1の中のル番目のフレームの記憶
領域には共通カウンタ6の値”m −1”が書き込まれ
る。そのとき、入力データDについて、パターン検出回
路8で、フレーム同期パターンの検出が行われ、その出
力をAND回路10および11を通じて同期保護回路7
が受信し、第れ番のフレームについてのハンチング動作
を終了するか否かを判定する。第2図のように入力デー
タvがフレーム同期パターンでなかった場合には、次の
多重化信号のブロックで前記と同様の7・ンチング動作
を行い、記憶素子1の前記記憶領域には、共通カウンタ
3の値゛0”が書き込まれる。
In Figure 2, the n-th frame in the multiplexed input data (the multiplex counter value in the figure is expressed as 3-1 since the starting point is 0) falls out of synchronization, and the multiplexed The frame synchronization pattern in the converted input data is detected, and the value of the common counter 3 at that time is stored in the storage element 1. First, the n-th frame of the multiplexed signal is initially out of synchronization, and at this time, the multiplex counter value is n -1, but in the reception phase of the data of the A write operation state is entered, and the value "m-1" of the common counter 6 is written into the storage area of the th frame in the memory element 1. At this time, the frame synchronization pattern is detected in the pattern detection circuit 8 for the input data D, and the output is sent to the synchronization protection circuit 7 through the AND circuits 10 and 11.
receives the frame, and determines whether to end the hunting operation for the frame numbered. If the input data v does not have a frame synchronization pattern as shown in FIG. The value "0" of counter 3 is written.

ここで、入力データFがフレーム同期パターンであった
場合、パターン検出回路8はパターン検出出力信号をA
ND回路10および11に送出し、保護回路7はAND
回路10から一致信号を受信し、第1番目のフレームに
おけるハンチング動作を終了するフラグを立て、ハンチ
ング動作を終了する。ノ・ンチング動作を終了したブロ
ックの次のブロックでは、第2図のように、ル番目のフ
レームの受信位相で記憶素子1はデータの読み出し動作
状態となり、記憶素子1の中のル番目のフレームの記憶
領域から、フレーム同期パターン検出時の共通カウンタ
3の値である10”が読み出される。
Here, if the input data F is a frame synchronization pattern, the pattern detection circuit 8 converts the pattern detection output signal A
Sends to ND circuits 10 and 11, protection circuit 7 AND
A match signal is received from the circuit 10, a flag is set to end the hunting operation in the first frame, and the hunting operation is ended. In the block next to the block in which the noching operation has been completed, as shown in FIG. 10'', which is the value of the common counter 3 at the time of frame synchronization pattern detection, is read from the storage area.

第3図は、同期動作状態における動作説明図である。第
3図では第1番目のフレーム(多重カウンタ値がn−1
)は同期動作状態にあり、このとき記憶素子1は読み出
し状態にあり、ハンチング動作時に記憶した共通フレー
ムカウンタ3の値”0”を出力し、この信号が比較器4
と実フレーム位相演算回路5に入力する。共通フレーム
カウンタ3が歩進し、共通カウンタ値が”0”になった
とき。
FIG. 3 is an explanatory diagram of the operation in the synchronous operation state. In Figure 3, the first frame (multiple counter value is n-1
) is in a synchronous operation state, and at this time, the storage element 1 is in a read state and outputs the value "0" of the common frame counter 3 stored during the hunting operation, and this signal is sent to the comparator 4.
is input to the actual frame phase calculation circuit 5. When the common frame counter 3 increments and the common counter value becomes "0".

比較器4はフレーム識別位相信号を発し、そのときのパ
ターン検出回路8のパターン検出出力信号について一致
・不一致の検出がAND回路10および11で行われ、
その結果を示す一致信号・不一致信号を同期保護回路7
が受信し、ハンチング動作に移行するか否かを判定する
。同期保護回路7は多・ 7 ・ 重化レベルで同期保護動作を行い、ハンチング動作状態
と同期動作状態との間の移行の制御を行うとともに1回
路の外部に対し同期外れ警報を発する機能を有する。才
だ、多重化された各々のフレーム内の実位相は、ハンチ
ング動作時にフレーム同期パターンを検出した位相を記
憶素子1から読み出し、該読み出しデータを、歩進する
共通カウンタ3からの共通カウンタ値から減算する事に
より求められる。
The comparator 4 emits a frame identification phase signal, and the AND circuits 10 and 11 detect whether the pattern detection output signal of the pattern detection circuit 8 matches or does not match.
The synchronization protection circuit 7 transmits the match signal/mismatch signal indicating the result.
receives the signal and determines whether to proceed to hunting operation. The synchronization protection circuit 7 performs a synchronization protection operation at multiple levels, controls the transition between the hunting operation state and the synchronous operation state, and has the function of issuing an out-of-synchronization alarm to the outside of one circuit. . The actual phase in each multiplexed frame is determined by reading out the phase at which the frame synchronization pattern was detected during the hunting operation from the storage element 1, and converting the read data from the common counter value from the incrementing common counter 3. It is found by subtracting.

このように1本実施例では、多重化信号の1タイムスロ
ット間に、記憶素子1は読み出し・書き込みのいずれか
一方の動作のみを行なっており、また、同期動作状態で
は記憶素子1は常に読み出し動作を行なっている。
As described above, in this embodiment, the storage element 1 performs only one of reading and writing operations during one time slot of the multiplexed signal, and in the synchronous operation state, the storage element 1 always performs reading and writing operations. is performing an action.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、RAMを用いていないので、処理速度
はRAMの動作速度に制約されることがない。
According to the present invention, since no RAM is used, the processing speed is not limited by the operating speed of the RAM.

このため、処理速度の高速化が可能となり、同期回路の
処理能力が向上する。
Therefore, the processing speed can be increased, and the processing ability of the synchronous circuit is improved.

【図面の簡単な説明】[Brief explanation of drawings]

、 8 ・ 第1図は本発明の一実施例に係る多重処理形同期回路の
構成図、第2図はハンチング動作状態から同期状態への
移行を説明する図、第3図は同期動作の説明をする図で
ある。 1・・・・・・・・・・・・記憶素子 3・・・・・・・・・・・・共通カウンタ5・・・・・
・・・・・・・実フレーム位相演算回路、−//
, 8. Fig. 1 is a block diagram of a multiprocessing type synchronous circuit according to an embodiment of the present invention, Fig. 2 is a diagram illustrating transition from a hunting operation state to a synchronous state, and Fig. 3 is an explanation of synchronous operation. This is a diagram showing the 1......Memory element 3...Common counter 5...
・・・・・・Real frame phase calculation circuit, -//

Claims (1)

【特許請求の範囲】[Claims] 1、各々独立にフレーム同期符号が挿入された多重化回
線ディジタル信号の同期をとる多重処理形同期回路にお
いて、多重化された各回線に共通なカウンタと、各回線
毎のフレーム同期パターン検出位相を示す値を記憶する
記憶手段と、該記憶手段の記憶値と前記共通カウンタの
カウント値とにより実フレーム位相を計算して出力する
演算回路とを備えることを特徴とする多重処理形同期回
路。
1. In a multiprocessing synchronization circuit that synchronizes multiplexed line digital signals into which frame synchronization codes are independently inserted, a counter common to each multiplexed line and a frame synchronization pattern detection phase for each line are used. 1. A multiprocessing type synchronous circuit comprising: a storage means for storing a value indicated by the common counter; and an arithmetic circuit for calculating and outputting an actual frame phase based on the stored value of the storage means and the count value of the common counter.
JP62143085A 1987-06-10 1987-06-10 Multiprocessing type synchronizing circuit Pending JPS63308423A (en)

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