JPS63298801A - バイアス電圧制御回路 - Google Patents
バイアス電圧制御回路Info
- Publication number
- JPS63298801A JPS63298801A JP13421187A JP13421187A JPS63298801A JP S63298801 A JPS63298801 A JP S63298801A JP 13421187 A JP13421187 A JP 13421187A JP 13421187 A JP13421187 A JP 13421187A JP S63298801 A JPS63298801 A JP S63298801A
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- JP
- Japan
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- bias voltage
- head
- control circuit
- magnetoresistive
- bias
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、磁気抵抗素子型磁気ヘッドのバイアス電圧制
御回路に関し、特に１対の磁気抵抗素子を備えた磁気抵
抗素子型読出しヘッドにかかる電圧と基阜値との差を減
少させるためのバイアス電圧制御回路に関するものであ
る。
御回路に関し、特に１対の磁気抵抗素子を備えた磁気抵
抗素子型読出しヘッドにかかる電圧と基阜値との差を減
少させるためのバイアス電圧制御回路に関するものであ
る。
磁気抵抗素子型磁気ヘッドは、寸法が小さく、かつ磁気
媒体とヘッドとの間の相対速度に依存しないので、磁気
記録のビット密度を増加させるために有効である。１＃
の磁気抵抗素子は相互に平行な強磁性薄膜として形成さ
れ、薄い絶縁層により隔てられている。これらの磁気抵
抗素子は、電流源から導体を介して電流が入力されると
ともに、これらの磁気抵抗素子の出力側には差動増幅器
が接続されている。各磁気抵抗素子に跨る電圧差信号が
増幅器により感知されて増幅された後、出力端子に与え
られる。１対の磁気抵抗素子を磁気テープ等の磁気記録
媒体に近接して配置することにより、媒体の磁気履歴に
より与えられる磁気力は磁気抵抗素子の磁化状態に対応
する変化を生じさせ、磁気抵抗効果により磁気抵抗素子
の抵抗を変化させる。アナログ装置として適用させる場
合には、適当なバイアス磁界を印加することにより、磁
気抵抗素子に線形動作を行わせることができる。
媒体とヘッドとの間の相対速度に依存しないので、磁気
記録のビット密度を増加させるために有効である。１＃
の磁気抵抗素子は相互に平行な強磁性薄膜として形成さ
れ、薄い絶縁層により隔てられている。これらの磁気抵
抗素子は、電流源から導体を介して電流が入力されると
ともに、これらの磁気抵抗素子の出力側には差動増幅器
が接続されている。各磁気抵抗素子に跨る電圧差信号が
増幅器により感知されて増幅された後、出力端子に与え
られる。１対の磁気抵抗素子を磁気テープ等の磁気記録
媒体に近接して配置することにより、媒体の磁気履歴に
より与えられる磁気力は磁気抵抗素子の磁化状態に対応
する変化を生じさせ、磁気抵抗効果により磁気抵抗素子
の抵抗を変化させる。アナログ装置として適用させる場
合には、適当なバイアス磁界を印加することにより、磁
気抵抗素子に線形動作を行わせることができる。
ところで、従来の磁気抵抗素子型読出しヘッドのバイア
ス電圧制御回路は、一般的には回路を簡単にするために
、２つの磁気抵抗素子のうぢの１つの素子のみのバイア
ス電圧を基準値と同一にしていた。
ス電圧制御回路は、一般的には回路を簡単にするために
、２つの磁気抵抗素子のうぢの１つの素子のみのバイア
ス電圧を基準値と同一にしていた。
このように、従来の回路では、ヘッドの磁気抵抗素子の
一方の素子のバイアス電圧を基準値と同一になるように
制御していたので、他方の素子のバイアス電圧は、バイ
アス制御回路に使用されている部品のバラツキにより、
基準値と差が生じてしまうという間９題があった。特に
、基準値より低いバイアス電圧の場合には、ヘッドの出
力が低下するという問題もあった。
一方の素子のバイアス電圧を基準値と同一になるように
制御していたので、他方の素子のバイアス電圧は、バイ
アス制御回路に使用されている部品のバラツキにより、
基準値と差が生じてしまうという間９題があった。特に
、基準値より低いバイアス電圧の場合には、ヘッドの出
力が低下するという問題もあった。
本発明の目的は、このような従来の問題点を改善し、簡
単な方法により２つのバイアス電圧を制御して、ヘッド
の出力電圧の低下を防止し、読出し信号の品質を保つこ
とが可能なバイアス電圧制御回路を提供することにある
。
単な方法により２つのバイアス電圧を制御して、ヘッド
の出力電圧の低下を防止し、読出し信号の品質を保つこ
とが可能なバイアス電圧制御回路を提供することにある
。
上記目的を達成するため、本発明のバイアス電圧制御回
路は、１対の磁気抵抗素子を備えた磁気抵抗素子型読出
しヘッドと、該磁気抵抗素子型読出しヘッドに定電圧を
加えてヘッドバイアス電流を該ヘッドの流すバイアス電
圧制御回路において、２つの磁気抵抗素子に加えられた
バイアス電圧の平均値を出力する手段と、該平均値とな
るように２つの磁気抵抗素子に加えるバイアス電圧を制
御する手段とを有することに特徴がある。
路は、１対の磁気抵抗素子を備えた磁気抵抗素子型読出
しヘッドと、該磁気抵抗素子型読出しヘッドに定電圧を
加えてヘッドバイアス電流を該ヘッドの流すバイアス電
圧制御回路において、２つの磁気抵抗素子に加えられた
バイアス電圧の平均値を出力する手段と、該平均値とな
るように２つの磁気抵抗素子に加えるバイアス電圧を制
御する手段とを有することに特徴がある。
本発明においては、一対の磁気抵抗素子を備えた磁気抵
抗素子型読出しヘッドにおいて、磁気抵抗素子型読出し
ヘッドの２つの磁気抵抗素子にかかる各々のバイアス電
圧の平均値を検知し、この平均値を基準値と同一になる
ようにバイアス電圧を制御する。すなわち、本発明では
、磁気抵抗素子型読出しヘッドがバイアス電圧に比例し
たヘッド出力電圧を生じることに着目して、ヘッドの出
力電圧が減少しないようにする。
抗素子型読出しヘッドにおいて、磁気抵抗素子型読出し
ヘッドの２つの磁気抵抗素子にかかる各々のバイアス電
圧の平均値を検知し、この平均値を基準値と同一になる
ようにバイアス電圧を制御する。すなわち、本発明では
、磁気抵抗素子型読出しヘッドがバイアス電圧に比例し
たヘッド出力電圧を生じることに着目して、ヘッドの出
力電圧が減少しないようにする。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示すバイアス電圧制御回
路のブロック図である。第１図において、ＶＢｌ ＋
ＶＢ２はそれぞれヘッドＬ−１，１−２のバイアス電圧
、２は一対の磁気抵抗素子型読出しヘッド１−１および
１−２の出力ａおよびｂの差を増幅して、増幅信号Ｃを
出力する差動増幅器、３は上記ヘッドバイアス電圧ＶＢ
ＩおよびＶＢ２の平均値ｄを検出する平均値検出器、４
は基準値ＶＲＥＦと上記平均値ｄとの差を増幅して信号
ｅを出力する直流増幅器、５−１．５−２は信号ｅから
ヘッドバイアス電圧を作成するバイアス電圧制御回路で
ある。
路のブロック図である。第１図において、ＶＢｌ ＋
ＶＢ２はそれぞれヘッドＬ−１，１−２のバイアス電圧
、２は一対の磁気抵抗素子型読出しヘッド１−１および
１−２の出力ａおよびｂの差を増幅して、増幅信号Ｃを
出力する差動増幅器、３は上記ヘッドバイアス電圧ＶＢ
ＩおよびＶＢ２の平均値ｄを検出する平均値検出器、４
は基準値ＶＲＥＦと上記平均値ｄとの差を増幅して信号
ｅを出力する直流増幅器、５−１．５−２は信号ｅから
ヘッドバイアス電圧を作成するバイアス電圧制御回路で
ある。
第２図（ａ）（ｂ）（ｃ）は、それぞれ第１図における
信号ａ、ｂ、ｃの波形を示す信号波形図である。
信号ａ、ｂ、ｃの波形を示す信号波形図である。
以下、第１図と第２図に基づいて、動作を説明する。
平均値検出器３は、磁気抵抗素子型読出しヘッド１−１
および１−２にかかっているヘッドバイアス電圧ＶＢ１
およびＶＢ２を検出し、電圧値ＶＢ１とＶ Ｂ ２の平
均値ＶＢ＝（ＶＢＩ ＋ＶＢ２）／２となる信号ｄを発
生する。直流増幅器４により、平均値ＶＢの信号ｄと基
準値ＶＲＥＦとの差を増幅して信号０を発生し、バイア
ス制御回路５−１および５−２により、ヘッドバイアス
電圧ＶＢＩおよびＶ１３２をその平均値ＶＢが基準値Ｖ
ＲＥＦと同一になるように制御する。
および１−２にかかっているヘッドバイアス電圧ＶＢ１
およびＶＢ２を検出し、電圧値ＶＢ１とＶ Ｂ ２の平
均値ＶＢ＝（ＶＢＩ ＋ＶＢ２）／２となる信号ｄを発
生する。直流増幅器４により、平均値ＶＢの信号ｄと基
準値ＶＲＥＦとの差を増幅して信号０を発生し、バイア
ス制御回路５−１および５−２により、ヘッドバイアス
電圧ＶＢＩおよびＶ１３２をその平均値ＶＢが基準値Ｖ
ＲＥＦと同一になるように制御する。
第２図（ａ）（ｂ）は、上述のようにバイアス電圧が制
御されたときのヘッド出方を示している。磁気抵抗素子
型読出しヘッド１−１および１−２にかかっているバイ
アス電圧ＶＢＩおよびＶＢ２と平均値ＶＢとの差を△Ｖ
とすれば、バイアス電圧Ｖｋ３１＝ＶＢ＋ΔＶおよびＶ
ｓ ：ｉ ＝ Ｖ Ｂ −Ａ Ｖ 、！ｌ：なる。磁
気抵抗素子型読出しヘッド１−１および１−２の出力電
圧Ｖ、およびＶ２は、ヘッドバイア スミ圧ニ比例する
ノテ、ｖＩＩ：ｘ：ｖＢ１＝ＶＢ＋ΔＶおよびＶ２ Ｃ
Ｋ−ＶＢ２ ＝ＶＢ−Δｖ”ｃ−それぞれ表わすことが
できる。
御されたときのヘッド出方を示している。磁気抵抗素子
型読出しヘッド１−１および１−２にかかっているバイ
アス電圧ＶＢＩおよびＶＢ２と平均値ＶＢとの差を△Ｖ
とすれば、バイアス電圧Ｖｋ３１＝ＶＢ＋ΔＶおよびＶ
ｓ ：ｉ ＝ Ｖ Ｂ −Ａ Ｖ 、！ｌ：なる。磁
気抵抗素子型読出しヘッド１−１および１−２の出力電
圧Ｖ、およびＶ２は、ヘッドバイア スミ圧ニ比例する
ノテ、ｖＩＩ：ｘ：ｖＢ１＝ＶＢ＋ΔＶおよびＶ２ Ｃ
Ｋ−ＶＢ２ ＝ＶＢ−Δｖ”ｃ−それぞれ表わすことが
できる。
また、上記ヘッド出力電圧ｖ１および■２を差動増幅２
Ｈ２で増幅した信号Ｃの電圧ｖｏｕＴは、第２図（ｃ）
に示すように、 ＶＯＵＴ” （ＶＢＩ ＋ＶＢ２ ）ＸＡ＝２ＡＶＢで
ある（なお、Ａは定数である）。
Ｈ２で増幅した信号Ｃの電圧ｖｏｕＴは、第２図（ｃ）
に示すように、 ＶＯＵＴ” （ＶＢＩ ＋ＶＢ２ ）ＸＡ＝２ＡＶＢで
ある（なお、Ａは定数である）。
このように、ヘッドのバイアス電圧の平均値を基準値と
同一に制御することにより、差動増幅器２の出力′賀正
ｖ ｏ ｕ ’ｒは、バイアス電圧をヘッドの各素子ご
とにＶｓに合わせる方法を用いた場合と同一の出力電圧
となるので、出力電圧の減少を防止することが可能であ
る。
同一に制御することにより、差動増幅器２の出力′賀正
ｖ ｏ ｕ ’ｒは、バイアス電圧をヘッドの各素子ご
とにＶｓに合わせる方法を用いた場合と同一の出力電圧
となるので、出力電圧の減少を防止することが可能であ
る。
以上説明したように、本発明によれば、１対の磁気抵抗
素子型読出しヘッドにおいて、磁気抵抗素子型読出しヘ
ッドを構成する２つの磁気抵抗素子に与えるバイアス電
圧を、２つのバイアス電圧の平均値が基＄値と同一にな
るように制御するので、ヘッドの出力電圧の低下を防止
することができ、読出し信号の品質を保持することが可
能である。
素子型読出しヘッドにおいて、磁気抵抗素子型読出しヘ
ッドを構成する２つの磁気抵抗素子に与えるバイアス電
圧を、２つのバイアス電圧の平均値が基＄値と同一にな
るように制御するので、ヘッドの出力電圧の低下を防止
することができ、読出し信号の品質を保持することが可
能である。
第１図は本発明の一等施例を示すバイアス電圧制御回路
のブロック図、第２図は第１図の信号ａ〜Ｃの波形図で
ある。 １−１．１−２：磁気抵抗素子型読出しヘッド、２：差
動増幅器、３：平均値検出器、４：直流増幅器、５−１
．５−１バイアス電圧制御回路。 特許出願人 株式会社日立製作所 同 富士通株式会社 第 １ 図 第 ２ 図
のブロック図、第２図は第１図の信号ａ〜Ｃの波形図で
ある。 １−１．１−２：磁気抵抗素子型読出しヘッド、２：差
動増幅器、３：平均値検出器、４：直流増幅器、５−１
．５−１バイアス電圧制御回路。 特許出願人 株式会社日立製作所 同 富士通株式会社 第 １ 図 第 ２ 図
Claims (1)
- １、１対の磁気抵抗素子を備えた磁気抵抗素子型読出し
ヘッドと、該磁気抵抗素子型読出しヘッドに定電圧を加
えてヘッドバイアス電流を該ヘッドの流すバイアス電圧
制御回路において、２つの磁気抵抗素子に加えられたバ
イアス電圧の平均値を出力する手段と、該平均値となる
ように２つの磁気抵抗素子に加えるバイアス電圧を制御
する手段とを有することを特徴とするバイアス電圧制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13421187A JPS63298801A (ja) | 1987-05-29 | 1987-05-29 | バイアス電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13421187A JPS63298801A (ja) | 1987-05-29 | 1987-05-29 | バイアス電圧制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298801A true JPS63298801A (ja) | 1988-12-06 |
Family
ID=15123020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13421187A Pending JPS63298801A (ja) | 1987-05-29 | 1987-05-29 | バイアス電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831783A (en) * | 1995-07-17 | 1998-11-03 | Fujitsu Limited | Power source control circuit for controlling an electric potential of a magnetic head and memory apparatus using such a power source control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52135706A (en) * | 1976-05-06 | 1977-11-14 | Ibm | Electromagnetic converter bias circuit |
| JPS5365709A (en) * | 1976-11-24 | 1978-06-12 | Ibm | Conversion circuit |
-
1987
- 1987-05-29 JP JP13421187A patent/JPS63298801A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52135706A (en) * | 1976-05-06 | 1977-11-14 | Ibm | Electromagnetic converter bias circuit |
| JPS5365709A (en) * | 1976-11-24 | 1978-06-12 | Ibm | Conversion circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831783A (en) * | 1995-07-17 | 1998-11-03 | Fujitsu Limited | Power source control circuit for controlling an electric potential of a magnetic head and memory apparatus using such a power source control circuit |
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