JPS63298623A - バレルシフタ - Google Patents
バレルシフタInfo
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- JPS63298623A JPS63298623A JP62136775A JP13677587A JPS63298623A JP S63298623 A JPS63298623 A JP S63298623A JP 62136775 A JP62136775 A JP 62136775A JP 13677587 A JP13677587 A JP 13677587A JP S63298623 A JPS63298623 A JP S63298623A
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- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ列をその儘通したり右又は左シフトするシフタと
、左シフト側にはキャリー検出回路とオーバフロー検出
回路を持ち、右シフト側にはキャリー又はガードビット
検出回路とスティッキービット検出回路を持つバレルシ
フタの、信号線の配線数を減じ又回路規模を小さくする
為に、シフタをデータ列をその儘通したり右シフトする
ものとし、この入出力にビットリバース回路を設け、又
右シフト側にのみキャリー又はガードビット検出回路と
スティッキービット又はオーバフロー検出回路を設け、
左シフトする場合は、入出力のビットリバース回路にて
ビットリバースして右シフトするシフタにて等価的に左
シフトを行い、右シフト左シフトの各々の所定ビットの
検出を右側の検出回路にて行えるようにしたものである
。
、左シフト側にはキャリー検出回路とオーバフロー検出
回路を持ち、右シフト側にはキャリー又はガードビット
検出回路とスティッキービット検出回路を持つバレルシ
フタの、信号線の配線数を減じ又回路規模を小さくする
為に、シフタをデータ列をその儘通したり右シフトする
ものとし、この入出力にビットリバース回路を設け、又
右シフト側にのみキャリー又はガードビット検出回路と
スティッキービット又はオーバフロー検出回路を設け、
左シフトする場合は、入出力のビットリバース回路にて
ビットリバースして右シフトするシフタにて等価的に左
シフトを行い、右シフト左シフトの各々の所定ビットの
検出を右側の検出回路にて行えるようにしたものである
。
本発明は、ディジタル信号処理回路等に使用されるバレ
ルシフタの改良に関する。
ルシフタの改良に関する。
バレルシフタとは、データ列をその儘通したり論理的に
単に左シフト、右シフトしたり、算術的に左シフト、右
シフトを行うものであり、これを行うための信号線の配
線数が少なく又回路規模が小さくＬＳＩ化が容易になる
ことが望ましい。
単に左シフト、右シフトしたり、算術的に左シフト、右
シフトを行うものであり、これを行うための信号線の配
線数が少なく又回路規模が小さくＬＳＩ化が容易になる
ことが望ましい。
第４図は従来のバレルシフタの説明図、第５図は算術、
論理シフトの実例を示す図である。
論理シフトの実例を示す図である。
バレルシフトの例を第４図、第５図にて説明する。
論理的に単に左シフト、右シフトを行う時の例として、
第５図（Ａ）（Ｂ）の（ａ）に示す８ビツトのデータを
論理的に５ビツト左シフト、右シフトする時は、単に５
ビツト左シフト、右シフトしＬＳＢ又はＭＳＢに０を挿
入し、（Ａ）（Ｂ）の（ｂ）に示す如くし、左右のキャ
リービットｌはキャリー検出回路９２又はキャリー又は
ガードビット検出回路８２にて（Ａ）（Ｂ）の（Ｃ）に
示す如く検出する。
第５図（Ａ）（Ｂ）の（ａ）に示す８ビツトのデータを
論理的に５ビツト左シフト、右シフトする時は、単に５
ビツト左シフト、右シフトしＬＳＢ又はＭＳＢに０を挿
入し、（Ａ）（Ｂ）の（ｂ）に示す如くし、左右のキャ
リービットｌはキャリー検出回路９２又はキャリー又は
ガードビット検出回路８２にて（Ａ）（Ｂ）の（Ｃ）に
示す如く検出する。
算術的に左シフトを行う場合は、ＭＳＢ （符号ビット
）はその侭残してシフトし、消失ビットの論理和を第４
図のオーバフロー検出回路９３で検出し、消失ビットに
ＭＳＢの符号と不一致のものがあるとオーバフローとし
て、次段の丸め又はクリップ回路１００にて正又は負の
最大値にクリップする。
）はその侭残してシフトし、消失ビットの論理和を第４
図のオーバフロー検出回路９３で検出し、消失ビットに
ＭＳＢの符号と不一致のものがあるとオーバフローとし
て、次段の丸め又はクリップ回路１００にて正又は負の
最大値にクリップする。
例えば、第５図（Ｃ）（ａ）に示す２の補数表現の−１
７を基本とし、１ビツト左シフトすると（ｂ）に示す如
く２倍の値の−３４で、２ビツト左シフトすると（ｃ）
に示す如く４倍の値の−６８で、３ビツト左シフトする
と−１３６とならなければならないが、負の最大値−１
２８を越えてオーバフローしてしまい、この場合は（ｄ
）に示す如く−８となる。
７を基本とし、１ビツト左シフトすると（ｂ）に示す如
く２倍の値の−３４で、２ビツト左シフトすると（ｃ）
に示す如く４倍の値の−６８で、３ビツト左シフトする
と−１３６とならなければならないが、負の最大値−１
２８を越えてオーバフローしてしまい、この場合は（ｄ
）に示す如く−８となる。
このオーバフローの検出は、符号ビット（ＭＳＢ）と消
失ビットの論理和又は論理積の不一致で検出され、正又
は負の最大値にクリップされる。
失ビットの論理和又は論理積の不一致で検出され、正又
は負の最大値にクリップされる。
算術的に右シフトする場合に付き第５図（Ｄ）を用いて
説明する。
説明する。
第５図（Ｄ）（ａ）に示す２の補数表現の−６６を５ビ
ツトシフトするとすると、シフトした後へはＭＳＢが入
り、（ｂ）に示す如く中間結果は−３となる。
ツトシフトするとすると、シフトした後へはＭＳＢが入
り、（ｂ）に示す如く中間結果は−３となる。
この時のガードビットは（Ｃ）に示す如く１となり、ス
ティッキービットは（ｄ）に示す値の論理和の１となる
。
ティッキービットは（ｄ）に示す値の論理和の１となる
。
−６６を５ビツト右シフトすると−６６Ｘ２−’＝−２
．０６２５であり、小数点以下の値を丸めると−２又は
−３となる。
．０６２５であり、小数点以下の値を丸めると−２又は
−３となる。
この場合の、桁落ちビットの丸めには、中間結果に下記
に示すＲの値を加算して求める最近値。
に示すＲの値を加算して求める最近値。
プラス方向、マイナス方向、ゼロ方向とする４つの方法
がある。
がある。
Ｒ＝■×■＋■×■
Ｒ＝■＋■
Ｒ＝Ｏ
Ｒ＝（■＋■）ＸＳ
但し■はＬＳＢ、■はガードビット、■はスティッキー
ビット、Ｓは符号ビット（ＭＳＢ＞、＋は論理和、×は
論理積を示す。
ビット、Ｓは符号ビット（ＭＳＢ＞、＋は論理和、×は
論理積を示す。
このＲの値を夫々加算すると、第５図（Ｄ）＜ｅ＞に示
す如く、最近値丸め及びプラス方向丸めは−２となり、
マイナス方向丸めは−３となり、ゼロ方向丸めは−２と
なる。
す如く、最近値丸め及びプラス方向丸めは−２となり、
マイナス方向丸めは−３となり、ゼロ方向丸めは−２と
なる。
以下従来例を図を用いて説明する。
第６図は従来例のバレルシフタの回路図、第７図は第６
図の場合のビットシフトの状態図である。
図の場合のビットシフトの状態図である。
又第６図は８ビツトのデータのバレルシフタであり、図
中１′−〇〜１”−７，２’ −０〜２゛−７，３’
−０〜３° −７は夫々４ビツトシフト。
中１′−〇〜１”−７，２’ −０〜２゛−７，３’
−０〜３° −７は夫々４ビツトシフト。
２ビツトシフト、１ビツトシフトする為の３−１セレク
タであり、４０，４１．４２は左シフトのキャリー検出
回路用の２−１セレクタであり、４３．４４．４５は右
シフトのキャリー又はガードビット検出回路用の２−１
セレクタで、ＤＯ〜Ｄ７は８ビツトの入力データ、ＲＯ
−Ｒ７は出力結果である。
タであり、４０，４１．４２は左シフトのキャリー検出
回路用の２−１セレクタであり、４３．４４．４５は右
シフトのキャリー又はガードビット検出回路用の２−１
セレクタで、ＤＯ〜Ｄ７は８ビツトの入力データ、ＲＯ
−Ｒ７は出力結果である。
又Ｌ４．Ｌ２．Ｌｌは夫々左４ビットシフト。
左２ビツトシフト、左１ビツトシフトの制御信号であり
、ＴＩ、Ｔ２．Ｔ３はシフトしない制御信号であり、Ｒ
４，Ｒ２，Ｒ１は夫々右４ビットシフト、右２ビツトシ
フト、右１ビツトシフトの制御信号である。
、ＴＩ、Ｔ２．Ｔ３はシフトしない制御信号であり、Ｒ
４，Ｒ２，Ｒ１は夫々右４ビットシフト、右２ビツトシ
フト、右１ビツトシフトの制御信号である。
又ＥＸＢは算術右シフトの時にはＭＳＢ （符号ビット
のＤ？）を、論理右シフトの時はＯを入力する信号であ
り、ＡＬＳは算術右シフトの時はルベルとなり、この場
合は２−１セレクタ７′にて、ＥＸＢ信号よりのＭＳＢ
を保存する為の信号である。
のＤ？）を、論理右シフトの時はＯを入力する信号であ
り、ＡＬＳは算術右シフトの時はルベルとなり、この場
合は２−１セレクタ７′にて、ＥＸＢ信号よりのＭＳＢ
を保存する為の信号である。
ア点のＯは、シフトしない時左キャリー検出回路の出力
をＯとする為の信号であり、イ点の０は、シフトしない
時キャリー又はガードビット検出回路の出力を０とし、
算術左シフトの時に０を入力する為の信号である。
をＯとする為の信号であり、イ点の０は、シフトしない
時キャリー又はガードビット検出回路の出力を０とし、
算術左シフトの時に０を入力する為の信号である。
ナンド回路５０，５２、ノット回路５４、アンド回路５
１．５３，５５、オア回路５６は負の場合のオーバフロ
ー検出回路を構成し、オア回路５７．５９，６２、アン
ド回路５８，６０，６１、オア回路６２は正の場合のオ
ーバフロー検出回路を構成しており、オア回路５６．６
２の出力はセレクタ４６に入力する。
１．５３，５５、オア回路５６は負の場合のオーバフロ
ー検出回路を構成し、オア回路５７．５９，６２、アン
ド回路５８，６０，６１、オア回路６２は正の場合のオ
ーバフロー検出回路を構成しており、オア回路５６．６
２の出力はセレクタ４６に入力する。
セレクタ４６にはＭＳＢが０で正の場合はオア回路６２
側を選択し、ＭＳＢが１で負の場合はオア回路５６側を
選択する信号（図ではＭＳＢ）が入力しておリオーバフ
ローした時は１を出力する。
側を選択し、ＭＳＢが１で負の場合はオア回路５６側を
選択する信号（図ではＭＳＢ）が入力しておリオーバフ
ローした時は１を出力する。
尚ナンド回路５０．オア回路５７には４ビツト左シフト
時信号Ｄ３〜Ｄ６を入力し、ナンド回路５２、オア回路
５９には２ビツト左シフト時、１段目のセレクタの出力
信号Ｄ１″−５〜Ｄｉ”−６を入力し、ノット回路５４
．アンド回路６１には１ビツト左シフト時、２段目のセ
レクタの出力信号Ｄ２°−６を入力しオーバフローした
信号の論理和をとる。
時信号Ｄ３〜Ｄ６を入力し、ナンド回路５２、オア回路
５９には２ビツト左シフト時、１段目のセレクタの出力
信号Ｄ１″−５〜Ｄｉ”−６を入力し、ノット回路５４
．アンド回路６１には１ビツト左シフト時、２段目のセ
レクタの出力信号Ｄ２°−６を入力しオーバフローした
信号の論理和をとる。
オア回路６３．６５．６Ｂ、７０、アンド回路６４．６
７．６９はスティッキービット検出回路を構成するもの
であり、オア回路６３は１〜３ビツト右シフトした時デ
ータのＤ３をアンド回路６４を介してオア回路６５に入
力する為のもので、４ビツト右シフトの時データのＤ３
をオア回路６５に入力せずスティッキービットとしない
ようにするものである。
７．６９はスティッキービット検出回路を構成するもの
であり、オア回路６３は１〜３ビツト右シフトした時デ
ータのＤ３をアンド回路６４を介してオア回路６５に入
力する為のもので、４ビツト右シフトの時データのＤ３
をオア回路６５に入力せずスティッキービットとしない
ようにするものである。
又アンド回路６７は１ビツト右シフトした時、１段目の
セレクタの出力データのＤ１′−１をオア回路６８に入
力する為のものであり又２ビツト右シフトの時、１段目
のセレクタの出力データのＤｌ” −１をオア回路６８
に入力せずスティッキービソトとしないようにするもの
である。
セレクタの出力データのＤ１′−１をオア回路６８に入
力する為のものであり又２ビツト右シフトの時、１段目
のセレクタの出力データのＤｌ” −１をオア回路６８
に入力せずスティッキービソトとしないようにするもの
である。
尚４ビツトシフト ２ビツトシフト、１ビツトシフトを
重ねて行うと、ビットシフトは加算され、信号のシフト
はシフトされたビットに対して更にシフトし、このシフ
トした信号が各段の検出回路に入力する。
重ねて行うと、ビットシフトは加算され、信号のシフト
はシフトされたビットに対して更にシフトし、このシフ
トした信号が各段の検出回路に入力する。
この回路にて、第７図（Ａ）〜（Ｄ）の（ａ）に示す８
ビツトのデータＤＯ−Ｄ７を４ビツトシフト、１ビツト
シフトで５ビツト論理右シフトすると、第７図（Ａ）（
ｂ）に示す如く、ＭＳＢより０が入りＤ７〜Ｄ５となり
、キャリービットは（Ｃ）に示す如＜Ｄ４となり、５ビ
ツト論理左シフトすると、第７図（Ｂ）（ｂ）に示す如
く、ＬＳＢより０が入りＤ２〜ＤＯとなり、キャリービ
ットは（Ｃ）に示す如＜Ｄ３となる。
ビツトのデータＤＯ−Ｄ７を４ビツトシフト、１ビツト
シフトで５ビツト論理右シフトすると、第７図（Ａ）（
ｂ）に示す如く、ＭＳＢより０が入りＤ７〜Ｄ５となり
、キャリービットは（Ｃ）に示す如＜Ｄ４となり、５ビ
ツト論理左シフトすると、第７図（Ｂ）（ｂ）に示す如
く、ＬＳＢより０が入りＤ２〜ＤＯとなり、キャリービ
ットは（Ｃ）に示す如＜Ｄ３となる。
５ビツト算術右シフトすると第７図（Ｃ）（ｂ）に示す
如く、ＭＳＢよりＤｌが入りＤ７〜Ｄ５となり、ガード
ビットは（Ｃ）に示す如＜１ｌ）４で、スティッキービ
ットは（ｄ）に示す如＜Ｄ３〜ＤＯの論理和をとったも
のとなる。
如く、ＭＳＢよりＤｌが入りＤ７〜Ｄ５となり、ガード
ビットは（Ｃ）に示す如＜１ｌ）４で、スティッキービ
ットは（ｄ）に示す如＜Ｄ３〜ＤＯの論理和をとったも
のとなる。
５ビツト算術左シフトすると第７図（Ｄ）（ｂ）に示す
如く、ＭＳＢＤ７は保存され、ＬＳ１３より０が入り、
オーバフロー検出ビットとしてはＤ２〜Ｄ６の論理和又
は論理積をとったものとなり、ＭＳＢと一致しない時オ
ーバフローとなる。
如く、ＭＳＢＤ７は保存され、ＬＳ１３より０が入り、
オーバフロー検出ビットとしてはＤ２〜Ｄ６の論理和又
は論理積をとったものとなり、ＭＳＢと一致しない時オ
ーバフローとなる。
このようにバレルシフタは所望の動作をする。
しかしながら、従来のバレルシフタは左シフトの時のオ
ーバフロー、キャリー検出回路（第４図の９３．９２）
及び右シフトの時のキャリー又はガードビット検出回路
（第４図の８２）及びスティフキービソト検出回路（第
４図の８３）が必要であり、信号線を、シフタ（第４図
の８１）と左右の検出回路に接続せねばならず信号線が
多く又回路規模が大きくなる問題点がある。尚この問題
点はデータのビット数が多くなる程（現在は３２ビット
以上のデータのバレルシフタが多い）顕著になる。
ーバフロー、キャリー検出回路（第４図の９３．９２）
及び右シフトの時のキャリー又はガードビット検出回路
（第４図の８２）及びスティフキービソト検出回路（第
４図の８３）が必要であり、信号線を、シフタ（第４図
の８１）と左右の検出回路に接続せねばならず信号線が
多く又回路規模が大きくなる問題点がある。尚この問題
点はデータのビット数が多くなる程（現在は３２ビット
以上のデータのバレルシフタが多い）顕著になる。
第１図は本発明の原理ブロック図である。
データ列をその儘通したり右シフトするシフタｌと、該
シフタ１にてシフトした時の、キャリー又はガードビッ
トを検出するキャリー又はガードビット検出回路２と、
ステイソキービット又はオーバフローを検出するステイ
ソキービット又はオーバフロー検出回路３と、該シフタ
１の入出力に、データ列の中心を軸にしてピントリバー
スする第１、第２のビットリバース回路４９，５を備え
る。
シフタ１にてシフトした時の、キャリー又はガードビッ
トを検出するキャリー又はガードビット検出回路２と、
ステイソキービット又はオーバフローを検出するステイ
ソキービット又はオーバフロー検出回路３と、該シフタ
１の入出力に、データ列の中心を軸にしてピントリバー
スする第１、第２のビットリバース回路４９，５を備え
る。
こうしておき、データをその儘通したり右シフトする場
合は、その儘該シフタ１に入力して出力し、データを左
シストする場合は該第１のビットリバース回路４にてビ
ットリバースして該シフタｌに入力して右シフトし、出
力を該第２のビットリバース回路５にてビットリバース
して出力するようにする。
合は、その儘該シフタ１に入力して出力し、データを左
シストする場合は該第１のビットリバース回路４にてビ
ットリバースして該シフタｌに入力して右シフトし、出
力を該第２のビットリバース回路５にてビットリバース
して出力するようにする。
したり右シフトだけを行うもので、検出回路としては、
キャリービット検出回路とキャリー又はガードビット検
出回路は似通っており、又オーバフロー検出回路とステ
ィッキービフト検出回路は似通っているので、夫々兼用
のキャリー又はガードビット検出回路２とステイソキー
ビット又はオーバフロー検出回路３を右シフト側に設け
、右シフト、左シフトの時も、所望の検出を行うように
するので、ビットリバース回路４，５を設けても回路規
模は小さくなり又、信号線の配線はシフタ１と右側のキ
ャリー又はガードビット検出回路２とステイソキービッ
ト又はオーバフロー検出回路３と接続すればよく数は少
なくなる。
キャリービット検出回路とキャリー又はガードビット検
出回路は似通っており、又オーバフロー検出回路とステ
ィッキービフト検出回路は似通っているので、夫々兼用
のキャリー又はガードビット検出回路２とステイソキー
ビット又はオーバフロー検出回路３を右シフト側に設け
、右シフト、左シフトの時も、所望の検出を行うように
するので、ビットリバース回路４，５を設けても回路規
模は小さくなり又、信号線の配線はシフタ１と右側のキ
ャリー又はガードビット検出回路２とステイソキービッ
ト又はオーバフロー検出回路３と接続すればよく数は少
なくなる。
従ってＬＳＩ化に適したものとなる。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例のバレルシフタの回路図、第３
図は第２図の場合の５ビツトシフトの状態図である。
図は第２図の場合の５ビツトシフトの状態図である。
第２図は８ビツトのデータＤＯ−Ｄ７のバレルシフタで
あり、第２図中、４−０〜４−７．５−θ〜５−７はビ
ットリバース回路を構成する２−１セレクタで、１−０
〜１−７．２−０〜２−７゜３−〇〜３−７は夫々４ビ
ツトシフト、２ビツトシフト、１ビツトシフトする為の
２−１セレクタであり、６−３〜６−０はキャリー又は
ガードビット検出回路を構成する２−１セレクタである
。
あり、第２図中、４−０〜４−７．５−θ〜５−７はビ
ットリバース回路を構成する２−１セレクタで、１−０
〜１−７．２−０〜２−７゜３−〇〜３−７は夫々４ビ
ツトシフト、２ビツトシフト、１ビツトシフトする為の
２−１セレクタであり、６−３〜６−０はキャリー又は
ガードビット検出回路を構成する２−１セレクタである
。
又Ｒ３Ｉ、Ｒ３２は右シフト時″ｌ”でビットリバース
させず、ＬＳＩ、ＬＳ２は左シフト時“１″でセレクタ
４−０〜４−７．５−０〜５−７にてビットリバースを
させる信号であり、又Ｓ４．３２．Ｓｌは夫々４ビツト
シフト、右２ビツトシフト、右１ビツトシフトの制御信
号でありＳ４．３２．Ｓｌが全部動作すると、７ビツト
シフトするようになるが、説明の都合上Ｓ４．Ｓ２゜Ｓ
ｌは単独に４ビツト、２ビツト、１ビツトシフトする場
合につき説明しであるが、例えば５ビツトシフトする場
合はデータは一旦４ビットシフトし、この状態から又ｌ
ビットシフトするものであり、データはそのようにシフ
トし、シフトしたものが各検出回路に入力する。
させず、ＬＳＩ、ＬＳ２は左シフト時“１″でセレクタ
４−０〜４−７．５−０〜５−７にてビットリバースを
させる信号であり、又Ｓ４．３２．Ｓｌは夫々４ビツト
シフト、右２ビツトシフト、右１ビツトシフトの制御信
号でありＳ４．３２．Ｓｌが全部動作すると、７ビツト
シフトするようになるが、説明の都合上Ｓ４．Ｓ２゜Ｓ
ｌは単独に４ビツト、２ビツト、１ビツトシフトする場
合につき説明しであるが、例えば５ビツトシフトする場
合はデータは一旦４ビットシフトし、この状態から又ｌ
ビットシフトするものであり、データはそのようにシフ
トし、シフトしたものが各検出回路に入力する。
又Ｔ４．Ｔ２．ＴＩはシフトしない制御信号である。
尚又、ＥＸＢは算術右シフトの時にはＭＳＢを、論理右
シフト及び算術左シフトの時はＯを入力する信号であり
、“０″は従来と同じくシフトしない時にキャリー又は
ガードビットを０にする為の信号である。
シフト及び算術左シフトの時はＯを入力する信号であり
、“０″は従来と同じくシフトしない時にキャリー又は
ガードビットを０にする為の信号である。
又ＡＬＳは算術左シフトの時はルベルとなり、２−１セ
レクタ７にてＲ７にＭｓＢＤ７を保存し、又アンド回路
３０より算術左シフトの時オーバフロー信号を出力させ
る。
レクタ７にてＲ７にＭｓＢＤ７を保存し、又アンド回路
３０より算術左シフトの時オーバフロー信号を出力させ
る。
又オア回路１５．２０．アンド回路１６，１７゜２１．
２２，３０．３１に入力しており、オア回路１５．アン
ド回路１６．１７への入力信号で、制御信号Ｓ４にて４
ビツトシフトした時、オア回路１９ヘビツトリバース回
路の出力のＤ４−１〜Ｄ４−４の信号を入力するように
し、オア回路２０、アンド回路２１．２２への入力信号
で、制御信号Ｓ２にて２ビツトシフトした時、オア回路
２５へ４ビツトシフト回路の出力のＤｉ−１−Ｄｉ−２
の信号を入力するようにし、アンド回路３１への入力信
号で、制御信号Ｓ１にて１ビツトシフトした時、２ビツ
トシフト回路の出力のＤ２−１の信号を出力するように
し、又アンド回路２３゜２６．２７には夫々制御信号Ｓ
４，３２．Ｓｌが入力し、夫々４ビツトシフト、２ビツ
トシフト。
２２，３０．３１に入力しており、オア回路１５．アン
ド回路１６．１７への入力信号で、制御信号Ｓ４にて４
ビツトシフトした時、オア回路１９ヘビツトリバース回
路の出力のＤ４−１〜Ｄ４−４の信号を入力するように
し、オア回路２０、アンド回路２１．２２への入力信号
で、制御信号Ｓ２にて２ビツトシフトした時、オア回路
２５へ４ビツトシフト回路の出力のＤｉ−１−Ｄｉ−２
の信号を入力するようにし、アンド回路３１への入力信
号で、制御信号Ｓ１にて１ビツトシフトした時、２ビツ
トシフト回路の出力のＤ２−１の信号を出力するように
し、又アンド回路２３゜２６．２７には夫々制御信号Ｓ
４，３２．Ｓｌが入力し、夫々４ビツトシフト、２ビツ
トシフト。
１ビツトシフトした時にオア回路１９．２５．アンド回
路３１の出力を通すようにしている。
路３１の出力を通すようにしている。
従って、オア回路２８よりは、消失ビットに“１”の信
号が有る時ルベルが出力され、正の場合のオーバフロー
が検出されセレクタ２９に入力する。
号が有る時ルベルが出力され、正の場合のオーバフロー
が検出されセレクタ２９に入力する。
ナンド回路８，９．ノット回路１０．アンド回路１１，
１２．１３．オア回路１４は算術左シフトの時の負の場
合のオーバフロー検出用で、ビットリバースされたＤ４
−０ （入力データではＤ７）は符号ビットであるので
、オーバフロー検出には関係なく、ナンド回路８には制
御信号Ｓ４にて４ビツトシフトした時のＤ４−１〜Ｄ４
−４の信号を人力し、ナンド回路９には制御信号Ｓ２に
て２ビツトシフトした時の０５−１〜Ｄ５−２の信号を
入力し、ノット回路１０には制御信号Ｓ１にて１ビツト
シフトした時のＤ２−１の信号を入力し、又アンド回路
１１．１２．１３には夫々制御信号Ｓ４．Ｓ２．Ｓｌを
入力し、夫々４ビツトシフト、２ビツトシフト、１ビツ
トシフトした時のナンド回路８，９．ノット回路１０の
出力を通すようにしている。
１２．１３．オア回路１４は算術左シフトの時の負の場
合のオーバフロー検出用で、ビットリバースされたＤ４
−０ （入力データではＤ７）は符号ビットであるので
、オーバフロー検出には関係なく、ナンド回路８には制
御信号Ｓ４にて４ビツトシフトした時のＤ４−１〜Ｄ４
−４の信号を人力し、ナンド回路９には制御信号Ｓ２に
て２ビツトシフトした時の０５−１〜Ｄ５−２の信号を
入力し、ノット回路１０には制御信号Ｓ１にて１ビツト
シフトした時のＤ２−１の信号を入力し、又アンド回路
１１．１２．１３には夫々制御信号Ｓ４．Ｓ２．Ｓｌを
入力し、夫々４ビツトシフト、２ビツトシフト、１ビツ
トシフトした時のナンド回路８，９．ノット回路１０の
出力を通すようにしている。
従って、オア回路１４よりは、負の場合の消失ビットに
“０”の信号が有る場合ルベルが出力され、負の場合の
オーバフローが検出されセレクタ２９に入力する。
“０”の信号が有る場合ルベルが出力され、負の場合の
オーバフローが検出されセレクタ２９に入力する。
セレクタ２９にはＭＳＢが０で正の場合はオア回路２８
側を選択し、ＭＳＢが１で負の場合はオア回路１４側を
選択する信号（図ではＭＳＢ）が入力しておリオーバフ
ローした時はｌを出力し、アンド回路３０に入力し算術
左シフトの時オーバフロー信号を出力する。
側を選択し、ＭＳＢが１で負の場合はオア回路１４側を
選択する信号（図ではＭＳＢ）が入力しておリオーバフ
ローした時はｌを出力し、アンド回路３０に入力し算術
左シフトの時オーバフロー信号を出力する。
算術右シフトの時のステイソキービット検出は、４ビツ
トシフトの制御信号８４オンの時はオア回路１９に信号
Ｄ４−０．Ｄ４−１．Ｄ４−２を入力させ、アンド回路
２３を介してオア回路２８に入力させ、２ビツトシフト
の制御信号８２オンの時はオア回路２５に信号Ｄｉ−０
を入力させ、アンド回路２６を介してオア回路２８に入
力させ、ステイソキービットを検出して出力させる。
トシフトの制御信号８４オンの時はオア回路１９に信号
Ｄ４−０．Ｄ４−１．Ｄ４−２を入力させ、アンド回路
２３を介してオア回路２８に入力させ、２ビツトシフト
の制御信号８２オンの時はオア回路２５に信号Ｄｉ−０
を入力させ、アンド回路２６を介してオア回路２８に入
力させ、ステイソキービットを検出して出力させる。
４ビツトシフトの制御信号ｓ４がオンで、１ビツトシフ
トの８１又は２ビツトシフトの８２がオンだと、オア回
路１９には信号Ｄ４−０〜Ｄ４−３ （ＤＯ〜Ｄ３）を
入力し論理和をとりアンド回路２３を介してオア回路２
８に送られるが、２ビツトシフトの８２がオンの場合は
更にオア回路２５にはアンド回路２１を介して信号Ｄｌ
−０（Ｄ４）を入力し、アンド回路２６を介してオア回
路２８に入力し、ＤＯ〜Ｄ４の論理和の出力のステイソ
キービットが検出される。
トの８１又は２ビツトシフトの８２がオンだと、オア回
路１９には信号Ｄ４−０〜Ｄ４−３ （ＤＯ〜Ｄ３）を
入力し論理和をとりアンド回路２３を介してオア回路２
８に送られるが、２ビツトシフトの８２がオンの場合は
更にオア回路２５にはアンド回路２１を介して信号Ｄｌ
−０（Ｄ４）を入力し、アンド回路２６を介してオア回
路２８に入力し、ＤＯ〜Ｄ４の論理和の出力のステイソ
キービットが検出される。
４ビツトシフトの制御信号Ｓ４，２ビツトシフトの制御
信号Ｓ２．１ビツトシフトの制御信号Ｓ１がオンだと、
オア回路１９にはＤ４−０〜Ｄ４−３ （ＤＯ−Ｄ３）
、オア回路２５には信号Ｄ１−〇〜ＤＩ−１（Ｄ４．
Ｄ５）を入力し、オア回路２８よりはＤＯ〜Ｄ５の論理
和の出力のステイソキービットが検出される。
信号Ｓ２．１ビツトシフトの制御信号Ｓ１がオンだと、
オア回路１９にはＤ４−０〜Ｄ４−３ （ＤＯ−Ｄ３）
、オア回路２５には信号Ｄ１−〇〜ＤＩ−１（Ｄ４．
Ｄ５）を入力し、オア回路２８よりはＤＯ〜Ｄ５の論理
和の出力のステイソキービットが検出される。
従って、論理５ビツト右シフトの時は、入力データＤＯ
〜Ｄ７は、セレクタ１−０〜１−７にて４ビツト右シフ
トし、ＭＳＢの４ビツトにはＯが入力され、キャリービ
ットはセレクタ６−３にて０が入力され、キャリービッ
トはセレクタ６−０にてＤ４が検出され、結果は第７図
の（Ａ）（ｂ＞ （Ｃ）に示す如くなる。
〜Ｄ７は、セレクタ１−０〜１−７にて４ビツト右シフ
トし、ＭＳＢの４ビツトにはＯが入力され、キャリービ
ットはセレクタ６−３にて０が入力され、キャリービッ
トはセレクタ６−０にてＤ４が検出され、結果は第７図
の（Ａ）（ｂ＞ （Ｃ）に示す如くなる。
算術５ビツト右シフトの時は、入力データＤＯ〜Ｄ７は
セレクタ１−〇〜１−７にて４ビツト右シフトし、ＭＳ
Ｂ側の４ビツトにはＭＳＢのＤ７を入力し、ガードビッ
トとしてはＤ３が検出され、ステイソキービットとして
はＤＯ〜Ｄ２の論理和が入力され、ステイソキービット
としてはＤＯ〜Ｄ３の論理和が出力される。
セレクタ１−〇〜１−７にて４ビツト右シフトし、ＭＳ
Ｂ側の４ビツトにはＭＳＢのＤ７を入力し、ガードビッ
トとしてはＤ３が検出され、ステイソキービットとして
はＤＯ〜Ｄ２の論理和が入力され、ステイソキービット
としてはＤＯ〜Ｄ３の論理和が出力される。
即ち、第７図（Ｃ）の（ｂ） （ｃ） （ｄ）に示
す如くなる。
す如くなる。
論理５ビツト左シフトする時は、第３図（Ａ）（ａ）に
示す人力信号ＤＯ−Ｄ７はセレクタ４−〇〜４−７にて
ビットリバースされ、第３図（Ａ）（ｂ）に示す如くな
り、セレクタ１−〇〜１−７にて４ビツト右シフトし、
又セレクタ３−０〜３−７にて更に１ビツト右シフトし
、（Ａ）（Ｃ）に示す如くなり、セレクタ５−０〜５−
７にてビットリバースされ、（Ａ）（ｄ）に示す如くな
り、キャリーはセレクタ６−３にて一旦Ｄ４が検出され
後セレクタ６−０にて（Ａ）（ｅ）に示す如＜０３が検
出され結果は第７図（Ｂ）（ｂ）（ｅ）に示す従来の場
合と同じになる。
示す人力信号ＤＯ−Ｄ７はセレクタ４−〇〜４−７にて
ビットリバースされ、第３図（Ａ）（ｂ）に示す如くな
り、セレクタ１−〇〜１−７にて４ビツト右シフトし、
又セレクタ３−０〜３−７にて更に１ビツト右シフトし
、（Ａ）（Ｃ）に示す如くなり、セレクタ５−０〜５−
７にてビットリバースされ、（Ａ）（ｄ）に示す如くな
り、キャリーはセレクタ６−３にて一旦Ｄ４が検出され
後セレクタ６−０にて（Ａ）（ｅ）に示す如＜０３が検
出され結果は第７図（Ｂ）（ｂ）（ｅ）に示す従来の場
合と同じになる。
算術５ビツト左シフトの時は、第３図（Ｂ）（ａ）に示
す入力信号ＤＯ〜Ｄ７はセレクタ４−〇〜４−７にてビ
ットリバースされ、第３図（Ｂ）（ｂ）に示す如くなり
、セレクタ１−０〜１−７にて４ビツト右シフトし、又
セレクタ３−０〜３−７にて更に１ビツト右シフトし、
ＥＸＢ端子よりＭＳＢ側の５ビツトにＯが入力され、（
Ｂ）（ｃ）に示す如くなり、セレクタ５−０〜５−７に
てビットリバースされ、（Ｂ）（ｄ）に示す如くなり、
セレクタ７にてＤ２はＭＳＢのＤ７に置き換えられ（Ｂ
）（ｅ）の如くなり出力される。
す入力信号ＤＯ〜Ｄ７はセレクタ４−〇〜４−７にてビ
ットリバースされ、第３図（Ｂ）（ｂ）に示す如くなり
、セレクタ１−０〜１−７にて４ビツト右シフトし、又
セレクタ３−０〜３−７にて更に１ビツト右シフトし、
ＥＸＢ端子よりＭＳＢ側の５ビツトにＯが入力され、（
Ｂ）（ｃ）に示す如くなり、セレクタ５−０〜５−７に
てビットリバースされ、（Ｂ）（ｄ）に示す如くなり、
セレクタ７にてＤ２はＭＳＢのＤ７に置き換えられ（Ｂ
）（ｅ）の如くなり出力される。
一方オーバフロー検出回路よりは、上記の説明で判る如
く、（Ｂ）（ｆ）に示すＤ２〜Ｄ６の論理和が出力され
、結果は第７図（Ｄ）（ｂ）（Ｃ）に示す従来と同じに
なる。
く、（Ｂ）（ｆ）に示すＤ２〜Ｄ６の論理和が出力され
、結果は第７図（Ｄ）（ｂ）（Ｃ）に示す従来と同じに
なる。
このように、右シフト、左シフトの時も兼用出来る検出
回路にすれば、簡単なセレクタにて構成されるビットリ
バース回路を追加しても、信号線の配線は右方向のみと
なり、信号線の配線数は減じ、又回路規模を小さくする
ことが出来ＬＳＩ化が容易になる。
回路にすれば、簡単なセレクタにて構成されるビットリ
バース回路を追加しても、信号線の配線は右方向のみと
なり、信号線の配線数は減じ、又回路規模を小さくする
ことが出来ＬＳＩ化が容易になる。
尚入力信号のビット数が多い程検出回路の回路規模は大
きくなるので、この効果は顕著になる。
きくなるので、この効果は顕著になる。
以上詳細に説明せる如く本発明によれば、左シフトの時
も右シフト側の検出回路を兼用するようにするので、信
号線の配線は右方向のみとなり、信号線の配線数は減じ
、又回路規模を小さくすることが出来ＬＳＩ化が容易に
なる効果がある。
も右シフト側の検出回路を兼用するようにするので、信
号線の配線は右方向のみとなり、信号線の配線数は減じ
、又回路規模を小さくすることが出来ＬＳＩ化が容易に
なる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のバレルシフタの回路図、第３
図は第２図の場合の５ビツトシフトの状態図、第４図は
従来のバレルシフタの説明図、第５図は算術、論理シフ
トの実例を示す図、第６図は従来例のバレルシフタの回
路図、第７図は第６図の場合のビットシフトの状態図で
ある。 図において、 ｌはシフタ、 ２はキャリー又はガードピント検出回路、３はステイソ
キービット又はオーバフロー検出回路、 ４．５はビットリバース回路、 １−０〜１−７．２−０〜２−７．３−０〜３−７．４
−０〜４−７．５−０〜５−７．６−３゜６−１．６−
０．７．１′−〇へ１’−７，２゜−〇〜２′−７，３
°−〇〜３′−７，７’ 、２木発朗／）原理ブロツ７
＠ 寧 １ 目 ＣＡ）ｋｓ甲ニジ７ト 算２園の堝会の５乙゛、７トジフトの大部１量芥３ 司
の１ （８）箪ネは方シフト 寮２ 図θνろ径０ビ７トンフ励ル（甥ｔしＪ享３閃０
２
図は第２図の場合の５ビツトシフトの状態図、第４図は
従来のバレルシフタの説明図、第５図は算術、論理シフ
トの実例を示す図、第６図は従来例のバレルシフタの回
路図、第７図は第６図の場合のビットシフトの状態図で
ある。 図において、 ｌはシフタ、 ２はキャリー又はガードピント検出回路、３はステイソ
キービット又はオーバフロー検出回路、 ４．５はビットリバース回路、 １−０〜１−７．２−０〜２−７．３−０〜３−７．４
−０〜４−７．５−０〜５−７．６−３゜６−１．６−
０．７．１′−〇へ１’−７，２゜−〇〜２′−７，３
°−〇〜３′−７，７’ 、２木発朗／）原理ブロツ７
＠ 寧 １ 目 ＣＡ）ｋｓ甲ニジ７ト 算２園の堝会の５乙゛、７トジフトの大部１量芥３ 司
の１ （８）箪ネは方シフト 寮２ 図θνろ径０ビ７トンフ励ル（甥ｔしＪ享３閃０
２
Claims (1)
- 【特許請求の範囲】 データ列をその儘通したり右シフトするシフタ（１）と
、該シフタ（１）にてシフトした時の、キャリー又はガ
ードビットを検出するキャリー又はガードビット検出回
路（２）と、スティッキービット又はオーバフローを検
出するスティッキービット又はオーバフロー検出回路（
３）と、該シフタ（１）の入出力に、データ列の中心を
軸にしてビットリバースする第１、第２のビットリバー
ス回路（４、５）を備え、 データをその儘通したり右シフトする場合は、その儘該
シフタ（１）に入力して出力し、データを左シフトする
場合は該第１のビットリバース回路（４）にてビットリ
バースして該シフタ（１）に入力して右シフトし、出力
を該第２のビットリバース回路（５）にてビットリバー
スして出力するようにしたことを特徴とするバレルシフ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136775A JPS63298623A (ja) | 1987-05-29 | 1987-05-29 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136775A JPS63298623A (ja) | 1987-05-29 | 1987-05-29 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298623A true JPS63298623A (ja) | 1988-12-06 |
| JPH0533405B2 JPH0533405B2 (ja) | 1993-05-19 |
Family
ID=15183227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136775A Granted JPS63298623A (ja) | 1987-05-29 | 1987-05-29 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421025A (ja) * | 1990-05-15 | 1992-01-24 | Toshiba Corp | 左右シフタ |
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157936A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | デ−タシフト回路 |
-
1987
- 1987-05-29 JP JP62136775A patent/JPS63298623A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157936A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | デ−タシフト回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421025A (ja) * | 1990-05-15 | 1992-01-24 | Toshiba Corp | 左右シフタ |
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533405B2 (ja) | 1993-05-19 |
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