JPS63298175A

JPS63298175A - Ｉｃテストシステム

Info

Publication number: JPS63298175A
Application number: JP62133812A
Authority: JP
Inventors: Motoo Ueda; 基夫植田; Toshiyuki Shimizu; 敏行清水; Shinpei Hasegawa; 真平長谷川
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1988-12-05
Anticipated expiration: 2012-03-05
Also published as: JP2587940B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は階層構造をした分散型アーキテクチャを有す
るＩＣテストシステムに関する。

「従来の技術」第３図は従来のＩＣテストシステムの構成例を示す図で
ある。ＩＣテストシステムでは、被試験素子を試験する
テストシーケンスが記述されたプログラムが記憶装置（
図示せず）に格納されており、中央処理装置１１が記憶
装置からそのテストプログラムを読出して順次実行する
ように構成され、例えば半導体メモリ素子を試験するた
めのテスト動作の全てを中央処理装置１１が制御するよ
うになっている。

中央処理装置１１には制御線１２を介してハードウェア
モジュール１３Ａ、１３Ｂ、１３Ｃ〜１３Ｎが接続され
ており、中央処理装置１１がテストプログラムを解読し
て実行するに伴って出力する制御信号は制御線１２を通
してこれらハードウェアモジュール１３．、Ａ、　　１
３．Ｂ、　　１３　Ｃ〜１３Ｎニ供給される。

その制御信号は、例えば、被試験素子の所定の入力端子
に対して５　、．２５　Ｖの直流信号を供給するだめの
制御信号であり、この制御信号が供給されると、例えば
ハードウェアモジュール１３Ａは５．２５■の直流信号
を被試験素子の指定された入力端子に対して供給する。

また、中央処理装置１１が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するためのハードウェアモジュール１３Ｂは、こ
の制御信号が供給されると、被試験素子の指定された出
方端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジュール１３Ａ、１３Ｂ。

１３Ｃ〜１３Ｎはマイクロプロセッサ１４が組み込まれ
ていてもよい。汎用の論理素子だけで試験回路を組むと
膨大な個数の論理素子を必要としても、論理回路の多く
の部分をマイクロプロセッサ１４で組むことにより回路
基板を小型に構成することができる。この場合のマイク
ロプロセッサ１４は単なる論理素子の代替えであり、予
め決められたシーケンス制御をするだけであって、複雑
な判断機能を必要とするような使い方は一般にされてな
い。

「発明が解決しようとする問題点」中央処理装置はプログラムの解読と実行、つまり、被試
験素子の試験を行うための制御信号をハードウェアモジ
ュールなどに出力すると共に、被試験素子が出力する信
号の測定及び測定結果の良否の判定など、ＩＣテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。

従って、中央処理装置が必要とする演算処理の時間が長
くなり、テストシステムの試験速度を容易には上げるこ
とができない。とりわけＤＣテストのような電流信号人
力−電圧信号出力特性、電圧信号人力−電流信号出力特
性などの試験は被試験素子の入出力端子の数が多く、高
速な試験制御が望まれる。

更に、被試験素子に対する試験内容によっては、各ハー
ドウェアモジュールから時間的に整列した信号を試験用
信号として供給する必要のある場合がある。しかも非常
に正確な同時制御或いは順次制御のタイミングが要求さ
れることがある。このような場合に、中央の処理装置が
それらのすべてのタイミング関係を取り扱っているとそ
の処理に手間取って、時間的に間に合わなかったりする
ことがなる。

また、成るハードウェアモジュールに緊急事態が生じた
場合に、他のハードウェアモジュールも即時に適切な応
答をしなければならないが、そのための応答動作につい
て中央処理装置が各ハードウェアモジュールを制御する
のは時間がかかり遅すぎる。

「問題点を解決するための手段」この発明では、ＩＣテストシステムは複数の処理装置が
用いられた階層構造とし、テストシーケンスが記述され
たテストプログラムを行単位で実行することを上位の処
理装置が制御し、そのプログラム行に記述されている制
御内容の実際の解読及び実行は、上位の処理装置に制御
される下位の複数の処理装置に委ねられる。その下位の
処理装置はプログラム行を実行することによりハードウ
ェアモジュールへアクセスし、或いはテストステータス
の更新などを行う。

更に、この発明のＩＣテストシステムには同期用バスが
設けられ、この同期用バスに下位の各処理装置がそれぞ
れ同期用バスへ同期指令を出力する同期指令出力回路と
、同期用バスから同期指令を受信する同期指令受信回路
とにより接続される。

「発明の作用」この発明の構成によれば、上位の処理装置はテストプロ
グラムの行単位での実行するを制御し、プログラム行の
実際の解読及び実行は専用の複数の処理装置によって分
散して行われる。

更に、この発明の構成によれば、上位の処理装置を介さ
ずに、同期用バスを介する信号により下位の各処理装置
間で同期した制御をすることができる。

「実施例」第１図はこの発明のＩＣテストシステムの構成例を示す
ブロツク図である。特にＤＣテストを高速に実行するこ
とが可能なように構成されたもので、このＩＣテストシ
ステムは複数の処理装置が階層構造をもって構成される
。即ち、この発明のＩＣテストシステムは記憶装置（図
示せず）に格納されているテストプログラムの実行する
を制御する上位の処理装置２１と、この上位の処理装置
２１に制御バス２２を介して接続され、その上位の処理
装置２１の制御の下にプログラム行を実際に実行する複
数の下位の処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎと
、これ等下位の処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎに制御線２４を通して制御されるハード
ウェアモジュール２５　Ａ、　　２５　Ｂ、　　２５　
Ｃ〜２５Ｎとで階層的に構成される。

即ち、被試験素子を試験するテストプログラムは試験の
手順が行単位で記述され、上位処理装置２１はそのテス
トプログラムを行単位で記憶装置から順次読出し、その
読出したプログラム行について実行するか否かを制御す
る。

この上位の処理装置２１には複数の下位の処理装置２３
Ａ、２３Ｂ、２３Ｃ〜２３Ｎが接続されており、上位の
処理装置２１は被試験素子のテスト状態をみながら読出
したプログラム行を実行するかどうかを決め、実行する
を決めたプログラム行の実際の実行は下位に接続された
各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎの何れかに委ねられる。

下位の各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは被
試験素子に対するテスト信号を制御するに適した専用の
処理装置であり、それぞれに接続されているハードウェ
アモジュール２５Ａ、２５Ｂ。

２５Ｃ〜２５Ｎを制御するに適した機械語をプログラム
言語としている。下位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎは上位の処理装置２Ｉからプロ
グラム行の実行を委嘱されると、そのプログラム行を解
読し、プログラム行の実行に入る。

つまり、各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは
被試験素子に対するテスト信号の入出力をする手順が記
述された制御プログラムを、図には示してないが記憶装
置に保持しており、与えられたプログラム行の解読結果
によりその制御プログラムを読出して、プログラム行に
記述されている信号に関しての入出力制御をする手順を
実行する。

コノ下位の処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは
それぞれに接続されているハードウェアモジュール２５
Ａ、２５Ｂ、２５Ｃ〜２５Ｎのいずれかにアクセスした
りテスト状態（端子の接続や測定器の状態）等を変更し
たりするのに便利な命令語体系をもち、且つマクロ命令
化されているので上位の処理装置２１が自分の命令語体
系で直接同じ処理をするより数十倍の処理速度が得られ
るように構成されている。

また、下位の各処理装置２３Ａ、２３　Ｂ、２３　Ｃ〜
２３Ｎは、上位の処理装置２１から実行の委嘱を受けた
プログラム行をそのまま実行するだけではなく、プログ
ラム行を解読し、その解読結果に対して、被試験素子に
対して予め情報が与えられている機能条件、例えば、最
小クロック幅、入力条件、タイミング関係或いは禁止条
件などをチェックし、誤った入力信号を与えてしまった
り、甚だしくは被試験素子の破損を招くような信号状態
に陥ることがないように判断しながら被試験素子に試験
信号を出力し或いは出力信号の測定を行うｔｔｔｌｌ　
？卸をするようにプログラムされている。

例えば、被試験素子の成る入出力状態Ｑ１の時に、次の
入出力状ｇＱ２にするために、プログラム行で記述され
、た命令として成る入力端子に信号を与えると、その被
試験素子が置かれては成らない禁止の入出力状態Ｑ３に
陥ってしまう場合がある。処理装置２３では、そのプロ
グラム行を実行することにより、被試験素子がそのよう
な禁止状態Ｑ３になるか否かを調べ、禁止状態Ｑ３を回
避するような制御手順を判断してプログラム行を実行す
る。例えば、処理装置２３は被試験素子の入出力状態が
、状態Ｑ１から状態Ｑ４、状態Ｑ５・・・・・・を経て
プログラム行で記述された入出力状態Ｑ２に至るように
制御手順を判断してプログラム行を実行する。

また、処理装置２３はハードウェアモジュール２５を介
して測定信号を取り込むが、必要に応じて測定された信
号の例えば直線補正とか、対数曲線補正なども行うこと
ができ、また得られた測定データは基準値或いは闇値な
どと比較し、その良否の判定を行うと共にそれらの測定
データ及び判定結果などを記憶装置のデータ領域に記憶
する。

ハードウェアモジ１−ル２５Ａ、２５Ｂ、２５Ｃ〜２５
Ｎは下位の処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎの
プログラム行の実行に伴う制御信号が供給され、被試験
素子の指定された入力端子に対してテスト信号を出力し
たり或いは被試験素子の指定された出力端子からの信号
を測定することができる。

このハードウェアモジュール２５Ａ、２５Ｂ。

２５Ｃ〜２５Ｎはマイクロプロセッサ２６を含んでいて
もよい。このマイクロプロセッサ２６は汎用のプロセッ
サが使用され、複雑な判断処理をするためのものでなく
、処理装置２３からの命令により被試験素子に対する信
号の入出力を制御するようになっている。

更にこの発明では、下位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎは相互に同期した処理を高速且
つ正確なタイミングで行うことができるように、下位の
各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎ間に同期用
バス２７が設けられる。この同期用バス２７を介して下
位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎ相互間で同期指令を直接交換す
ることが可能にされ、上位の処理装置２１による同期制
御処理を待たなくても、下位の各処理装置間２３Ａ、２
３Ｂ、２３Ｃ〜２３Ｎの同期的処理が正確且つ迅速に行
うことができる。

第２図はこの発明の実施例の要部を示す図である。この
発明によるＩＣテストシステムには同期用バス２７が設
けられると共に、各処理装置２３Ａ。

２３Ｂ〜２３Ｎには同期指令入出力端３１Ａ、３１Ｂ〜
３１Ｎがそれぞれ設けられ、これら同期信号入出力端３
１Ａ、３１Ｂ〜３１Ｎに同期用バス２７が接続される。

そして各処理装置２３Ａ、２３Ｂ〜２３Ｎの演算部３２
Ａ、３２Ｂ〜３２Ｎは、これらの同期信号入出力端３１
Ａ、３１Ｂ〜３１Ｎと同期指令出力回路３３Ａ、３３Ｂ
〜３３Ｎ及び同期指令受信回路３４Ａ、３４Ｂ〜３４．
　Ｎを介して接続される。

この実施例では、各同期指令出力回路３３Ａ。

３３Ｂ〜３３ＮはＲＳＳフリップフロップ路３５’Ａ。

３５Ｂ〜３５Ｎとライントライバ３６Ａ、３６Ｂ〜３６
Ｎとで構成されている例である。即ち、各演算部３２Ａ
、３２Ｂ〜３２Ｎの同期要求信号３７Ａ。

３７Ｂ〜３７ＮはＲＳフリップフロフプ回路３５Ａ。

３５Ｂ〜３５Ｎのセント端子Ｓにそれぞれ供給される。

ＲＳフリップフロップ回路３５Ａ、３５Ｂ〜３５Ｎの信
号出力端３８Ａ、３８Ｂ〜３８Ｎはそれぞれ符号反転ラ
イントライバ３６Ａ、３６Ｂ〜３６Ｎを介して同期指令
入出力端３１Ａ、３１Ｂ〜３１Ｎに接続される。

またこの実施例では、各同期指令受信回路３４Ａ。

３４Ｂ〜３４Ｎはそれぞれラインレシーバで構成され、
同期指令入出力端３１Ａ、３１Ｂ〜３１Ｎから与えられ
た信号をこの例では符号を反転してそれぞれ演算部３２
Ａ、３２Ｂ〜３２Ｎへ供給する。

以上の構成において、下位の処理装置２３Ａ。

２３Ｂ〜２３Ｎの中の、例えば第１の処理装置２３Ａが
上位処理装置２１から与えられたプログラム行を解読し
ている時に、被試験素子に与える自分の制御信号と他の
下位の処理装置２３Ｂ〜２３Ｎが処理している制御信号
とをタイミングを合わせて出力するように記述されてい
る場合がある。この場合に、下位の処理装置２３Ａの演
算部３２Ａは同期要求信号３７ＡでＲＳフリップフロッ
プ回路３５Ａをセットし、他の下位の処理装置２３Ｂ〜
２３Ｎに対して同期処理の要求をする。

ＲＳフリップフロップ回路３５Ａの出力はＨレベルの信
号に変化し、そのＨレベルの信号はライントライバ３６
Ａで反転され、反転されたＬレベルの信号は処理装置２
３Ａ自身の同期指令受信回路３４Ａに与えられると共に
、同期指令入出力端３１Ａから同期用バス２７に出力さ
れる。このＬレベルの信号は同期用バス２７を通じて下
位の各処理装置２３Ｂ〜２３Ｎの同期信号入出力端３１
Ｂ〜３１Ｎに伝達され、それぞれの各同期指令受信回路
３４Ｂ〜３４Ｎで受信される。そのＬレベルの信号は同
期指令受信回路３４Ａ、３４Ｂ〜３４ＮでＨレベルの信
号に反転され、各演算部３２Ｂ〜３２Ｎ及び同期指令を
出力した処理装置３２Ａに供給される。各演算部３２Ａ
、３２Ｂ〜３２Ｎでは、同期指令受信回路３４．Ａ、３
４Ｂ〜３４Ｎからの信号がＨレベルの信号に変化するの
を検出して同期指令の到来を知ることができる。

同期指令が検知されると、同期指令を出力した下位の処
理装置２３Ａ自身及び下位の他の各処理装置２３Ｂ〜２
３Ｎは予め決められた同期処理のためのそれぞれのルー
チンへ分岐する。各処理装置２３Ａ、２３Ｂ〜２３Ｎは
それぞれに課せられた同期処理が終了すると、それぞれ
の同期指令出力回路３３Ａ、３３Ｂ〜３３Ｎにリセット
信号３９Ａ。

３９Ｂ〜３９Ｎを送る。ＲＳフリップフロップ回路３５
Ａは信号リセット端子Ｒにリセット信号３９Ａを与えら
れてリセットされ、出力端子３８Ａからの信号はＬレベ
ルの信号に変化する。従って、同期用バス２７上にはそ
の反転された信号、つまりＬレベルの信号はなくなる。

即ち、この発明の構成によれば、成る下位の処理装置が
、自分の処理する試験用信号と他の下位の処理装置が処
理する試験用信号との同期をとる必要が生ずると、その
同期を要求する信号を出力すると共に、同期要求を出し
た処理装置自身がその同期信号を受信して同期処理に入
るので、全ての処理装置２３Ａ、２３Ｂ〜２３Ｎが同一
条件のもとに同期処理に入ることができ、同一タイミン
グによる試験動作の処理は勿論のこと正確な時間間隔で
の順序処理をすることができる。

他方、上位の処理装置２１は図には示してないが下位の
各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎのステータ
スを常に監視しているので、被試験素子に対する下位の
処理装置相互間の同期制御処理が終了したことを知るこ
とができ、次のプログラム行の実行するを制御する処理
に入ることができる。

以上の例では、一本の同期用バス２７が設けられた場合
を示したが、必要とされる同期処理の種類或いはは一同
時に異なった種類の同期処理の要求が発生する可能性に
応じて、複数本の同期用バス２７を設けることができる
。この場合には同期処理の種別をコード化して同期用バ
ス２７に出力するようにしても良い。

また、下位の処理装置の何れかに不都合な事態が生じて
も、この同期用バス２７を通じて同じ階層の処理装置に
対して緊急指令を送ることができ、従って、遅滞なくそ
の異常事態にも対処させることができる。即ち、下位の
成る処理装置に不都合が生じた場合には、例えば、一時
停止させなければならないことがある。通常は、不都合
な事態が発生した下位の処理装置２３Ａ、２３Ｂ、２３
Ｃ〜２３Ｎが上位の処理装置２１に対して異常を知らせ
る割り込みをかけ、この異常割り込みを検知すると上位
処理装置２１は、例えば下位の各処理装置２３Ａ、２３
Ｂ、２３Ｃ〜２３Ｎを一時停止させる制御をする。しか
し、下位の処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎから異常を知らせる割り込みを
かけ、上位処理装置２１の応答制御により他の下位の処
理装置を停止させる処理をしていたのでは緊急時には遅
過ぎることがある。しかし、この発明では、同期用バス
２７を同じ階層の処理装置間２３Ａ、２３Ｂ、２３Ｃ〜
２３Ｎに設けることにより、上位の処理装置２１の助け
を借りることなく、直ちにしかもあたかも１つの処理装
置２３の如く統一的な緊急処理或いは同期処理をさせる
ことが可能である。

「発明の効果」以上に説明したように、この発明によれば、上位の処理
装置は専らプログラム行の実行するを制御するように構
成し、プログラム行の実際の実行は下位の複数の処理装
置に分散させるようにした階層構造での制御を採るよう
にした。このように分散型アーキテクチャによる処理速
度の向上を図ると共に、各階層毎に最適な命令語体系を
使用しているので制御信号を出力するまでの処理が非常
に早くなり、被試験素子に対するテストを高速に行うこ
とができる。

また、この発明の構成によれば、同期用バスを下位の各
処理装置間に設けたので、上位の処理装置の処理に依存
することなく、下位の各処理装置間の同期処理を簡単に
且つ容易にとることができる。従って、被試験素子に対
して複数の試験用信号を非常に正確なタイミング関係を
つけて供給することが可能となった。しかも、緊急時に
おいても、直ちにテストシステムを一時停止或いは所定
の退避状態に素早く入ることができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示す構成図、第２図はこの
発明の要部を示す回路構成図、第３図は従来のＩＣテス
トシステムの構成例を示す図である。１１：中央処理装置、１２：制御線、１３ニハードウエ
アモジユール、１４：マイクロプロセンサ、２１：上位
の処理装置、２２：制御バス、２３：下位の処理装置、
２４：制御線、２５ニハードウエアモジユール、２６二
マイクロプロセツサ、２７：同期用バス、３工：同期指
令入出力端、３２：演算部、３３：同期指令出力回路、
３４：同期指令受信回路（ラインレシーバ）、３５：フ
リップフロップ回路、３６：ラインドライバ、３７：同
期要求信号、３８：出力端子、３９：リセ・ノド信号。

Claims

【特許請求の範囲】

（１）テストプログラムの実行を制御する上位の処理装
置と、その上位の処理装置により制御され、テストプログラム
を行単位でモジュールアクセスする命令、ステータスを
更新する命令を実行する下位の複数の処理装置と、その下位の処理装置により制御され、その命令の実行に
伴って被試験素子に対する試験信号の発生、被試験素子
の出力信号の測定をそれぞれ行う複数のハードウェアモ
ジュールとからなるＩＣテストシステムであって、同期用バスが設けられ、各下位の処理装置には、同期用
バスへ同期指令を出力する同期指令出力回路と、同期用バスからの同期指令を受信する同期指令受信回路
とが備えられているＩＣテストシステム。