JPS6329572A - Semiconductor integrated circuit device - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、MISF
ETにより構成されるスタチックRAM(Random
Access Me+++ory)やダイナミックR
AMに適用して有効な技術に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device, and particularly to a MISF
Static RAM (Random
Access Me+++ory) and Dynamic R
The present invention relates to technology that is effective when applied to AM.
スタチックRAMのメモリセルとして、いわゆる完全C
MO8型メモツメモリセルれている(例えば、日経エレ
クトロニクス、1985年12月30日号、p、122
)。第8図に示すように、この完全CMO8型メモツメ
モリセルチャネルMISFETQ1及びPチャネルM
I S F E T Q 2から成るインバータと、n
チャネルMISFETQ3及びPチャネルM I S
FETQ、から成るインバータとの2個のインバータの
一方の出力を他方の入力に接続した構成の情報記憶用の
フリップフロップを有し、このフリップフロップと、セ
ル外との情報のやりとりのためのスイッチ用M I S
F E T Q 5、Q6とが組み合わされた構成と
なっている。前記pチャネル〜II 5FETQ2 、
Q4のそれぞれの一端は電源電位■。Cに接続され、ま
たMISFETQl、Q3のそれぞれのソースは接地さ
れている。さらに、前記スイッチ用M I S F E
T Q 5、Q6のゲートにはワード線WLが、ドレ
インにはデータ線DL、DLがそれぞれ接続されている
。As a static RAM memory cell, so-called complete C
MO8 type Memotsu memory cell (for example, Nikkei Electronics, December 30, 1985 issue, p. 122)
). As shown in FIG. 8, this complete CMO 8 type memory cell channel MISFET Q1 and P channel M
an inverter consisting of I S F E T Q 2, and n
Channel MISFETQ3 and P channel MIS
FETQ, and a flip-flop for storing information configured by connecting the output of one of the two inverters to the input of the other, and a switch for exchanging information between the flip-flop and the outside of the cell. For MIS
It has a configuration in which FET Q5 and Q6 are combined. The p-channel ~II 5FETQ2,
One end of each of Q4 is at power supply potential■. The sources of MISFETs Ql and Q3 are grounded. Furthermore, the M I S F E for the switch
A word line WL is connected to the gates of T Q 5 and Q6, and data lines DL and DL are connected to the drains, respectively.
本発明者は、上述のような完全CM OS型メモリセル
を有するスタチックRAMについて検討した。以下は公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。The present inventor studied a static RAM having a complete CMOS type memory cell as described above. Although the following is not a publicly known technique, it is a technique studied by the present inventor, and its outline is as follows.
すなわち、完全CMO3型メモ型上モリセルるスタチッ
クRAMのワード線WLは1例えば高抵抗多結晶シリコ
ン負荷型メモリセルを用いたスタチックRAMのワード
線が一層目配線であるのに対し、上層のアルミニウム配
線、シリサイド配線、多結晶シリコン配線等を用いてい
るため、配線層がより多層となっている。In other words, the word line WL of a static RAM using a complete CMO3 type memory cell is 1. For example, the word line WL of a static RAM using a high-resistance polycrystalline silicon load type memory cell is the first layer wiring, whereas the word line WL is the upper layer aluminum wiring. , silicide wiring, polycrystalline silicon wiring, etc. are used, so the wiring layers are more multilayered.
しかしながら、このような多層配線構造では、メモリセ
ル部で段差が大きくなり、不都合を生ずるという問題が
ある。However, such a multilayer wiring structure has a problem in that the step difference becomes large in the memory cell portion, which causes an inconvenience.
本発明の目的は、配線又はゲート電極に起因する段差を
低減することが可能な技術を提供することにある。An object of the present invention is to provide a technique that can reduce steps caused by wiring or gate electrodes.
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。Outline of typical inventions disclosed in this application is as follows.
すなわち、MISFETの配線又はゲートff電極を半
導体基板に設けられた溝に埋め込んだ構造としている。That is, the MISFET wiring or gate ff electrode is embedded in a groove provided in a semiconductor substrate.
上記した手段によれば、配線又はゲート電極が埋め込ま
れているので、これらの厚さ分だけ段差を低減すること
ができる。According to the above-mentioned means, since the wiring or the gate electrode is embedded, the step difference can be reduced by the thickness thereof.
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。Hereinafter, the configuration of the present invention will be described based on one embodiment with reference to the drawings.
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。また、
本実施例によるスタチックRAMのメモリセルは、第8
図に示すと同様な回路構成を有する。In addition, in all the figures, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted. Also,
The memory cell of the static RAM according to this embodiment is the eighth
It has a similar circuit configuration as shown in the figure.
第1図は本発明の一実施例によるスタチックRAMにお
ける完全CMO3型メモ型上モリセルッチ用M I S
F E Tの近傍の構成を示す平面図であり、第2図
は第1図のA−A線に沿っての断面図である。FIG. 1 shows a complete CMO3 type memo type MORISETCH MIS in a static RAM according to an embodiment of the present invention.
FIG. 2 is a plan view showing the configuration near FET, and FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1. FIG.
第1図及び第2図に示すように、本実施例によるスタチ
ックRAMにおいては1例えばP型Si基板のような半
導体基板1の表面に所定の平面形状を有する例えばSi
O2膜のようなフィールド絶縁膜2が選択的に設けられ
、このフィールド絶縁膜2により素子分離が行われてい
る。As shown in FIGS. 1 and 2, in the static RAM according to this embodiment, a semiconductor substrate 1, such as a P-type Si substrate, has a predetermined planar shape on its surface.
A field insulating film 2 such as an O2 film is selectively provided, and element isolation is performed by this field insulating film 2.
前記フィールド絶縁膜2で囲まれた活性領域における半
導体基板1中には、例えば矩形断面を有する溝1aが設
けられている。この溝1aの側面には、例えばSiO2
膜のようなゲート絶縁膜3が設けられている。そして、
このゲート絶縁膜3が設けられた前記溝la中に例えば
n゛型のシリコンエピタキシャル層が埋め込まれ、これ
によってワード線WLが構成されている。このようにワ
ード線WLが半導体基板1中に埋め込まれているので、
このワード線WLの厚さ分だけM I S F E T
Qsの部分の段差を低減することができ、従ってメモリ
セル部における段差を低減することができる。In the semiconductor substrate 1 in the active region surrounded by the field insulating film 2, a groove 1a having, for example, a rectangular cross section is provided. For example, on the side surface of this groove 1a, SiO2
A gate insulating film 3 such as a film is provided. and,
For example, an n-type silicon epitaxial layer is buried in the trench la in which the gate insulating film 3 is provided, thereby forming a word line WL. Since the word line WL is embedded in the semiconductor substrate 1 in this way,
M I S F E T by the thickness of this word line WL
The step difference in the Qs portion can be reduced, and therefore the step difference in the memory cell portion can be reduced.
なお前記ワード線WLは、第1図に示すようにフィール
ド絶縁膜2に到達する突出部aを有し、この突出部aの
両側面に設けられたゲート絶縁膜3により素子分離が完
全に行われる。As shown in FIG. 1, the word line WL has a protrusion a that reaches the field insulating film 2, and gate insulating films 3 provided on both sides of the protrusion a completely isolate elements. be exposed.
また、このワード線WL及び半導体基板1の表面には、
前記ゲート絶縁膜3に連なる例えばSiO2膜のような
絶縁膜4が設けられている。なお第1図においては、M
I S F E T Q 5の構成をわかりやすくす
るために、この絶縁膜4の図示を省略した。この絶縁膜
4の上には、例えば多結晶シリコン膜から成る配線5.
6が互いに平行に設けられている。なお、この配線5は
、MISFETQ3、O4のドレイン及びMI 5FE
TQ+ 、O2のゲートに接続され、また、配線6は、
データ線DLに接続されている。Furthermore, on the word line WL and the surface of the semiconductor substrate 1,
An insulating film 4 such as a SiO2 film, for example, is provided continuous to the gate insulating film 3. In addition, in Figure 1, M
In order to make the structure of ISFETQ 5 easier to understand, illustration of this insulating film 4 is omitted. On this insulating film 4, there is a wiring 5 made of, for example, a polycrystalline silicon film.
6 are provided parallel to each other. Note that this wiring 5 connects the drains of MISFETQ3 and O4 and MI5FE.
TQ+ is connected to the gate of O2, and the wiring 6 is
Connected to data line DL.
前記絶縁膜4には開口4a、4bが設けられ、これらの
開口4a、4bの下方における半導体基板1中には、例
えばn゛型のソース領域7及びドレイン領域8が設けら
れている。なお、前記ワードaWLから成るゲート電極
、ソース領域7及びドレイン領域8により、スイッチ用
M T S FETQ5が構成されている。そして前記
配線5.6は、前記開口4a、4bを通じてこれらのソ
ース領域7及びドレイン領域8にそれぞれ接続されてい
る。Openings 4a and 4b are provided in the insulating film 4, and in the semiconductor substrate 1 below these openings 4a and 4b, for example, an n-type source region 7 and drain region 8 are provided. Note that the gate electrode, source region 7, and drain region 8 made up of the word aWL constitute a switching M T S FET Q5. The wiring 5.6 is connected to the source region 7 and drain region 8 through the openings 4a and 4b, respectively.
次に、上述のように構成された本実施例によるスタチッ
クRA Mの製造方法について説明する。Next, a method for manufacturing the static RAM according to this embodiment configured as described above will be explained.
第3図に示すように、まず例えば選択酸化により半導体
基板1の表面にフィールド絶縁膜2を形成し、次いで半
導体基板1の表面に例えばCVDにより例えばSiO2
膜のような絶縁膜9を形成した後、この絶縁膜9の所定
部分をエツチング除去して開口9aを形成する。この後
、前記絶縁膜9をマスクとして例えば反応性イオンエツ
チング(RIE)により基板表面と垂直方向に半導体基
板1をエツチングすることにより、開口9aと実質的に
同一形状の溝1aを形成する。As shown in FIG. 3, a field insulating film 2 is first formed on the surface of the semiconductor substrate 1 by, for example, selective oxidation, and then a field insulating film 2 is formed on the surface of the semiconductor substrate 1 by, for example, CVD.
After forming an insulating film 9 like a film, a predetermined portion of the insulating film 9 is removed by etching to form an opening 9a. Thereafter, using the insulating film 9 as a mask, the semiconductor substrate 1 is etched by, for example, reactive ion etching (RIE) in a direction perpendicular to the substrate surface, thereby forming a trench 1a having substantially the same shape as the opening 9a.
次に、例えば前記溝1aにおける半導体基板1を熱酸化
することにより、第4図に示すように、!:Haの底面
及び側面に例えばSiO2膜のようなゲート絶縁膜3を
形成する。Next, for example, by thermally oxidizing the semiconductor substrate 1 in the groove 1a, as shown in FIG. :A gate insulating film 3, such as a SiO2 film, is formed on the bottom and side surfaces of the Ha.
次に、前記溝1aの底部に形成されたゲート絶縁膜3を
例えばRIEにより選択的にエツチング除去して、第5
図に示すように、半導体基板1の表面を部分的に露出さ
せた後1例えば選択エピタキシャル成長により、前記溝
1aに露出した半導体基板1上に例えばn°型のシリコ
ンエピタキシャル層を形成し、このシリコンエピタキャ
ル層から成るワード線WLを溝1aに埋め込まれた状態
で形成する。なお、このワード線WLの表面は、半導体
基板1の表面とほぼ同一平面となるように形成する。Next, the gate insulating film 3 formed at the bottom of the groove 1a is selectively etched away by, for example, RIE, and the fifth
As shown in the figure, after partially exposing the surface of the semiconductor substrate 1, for example, an n° type silicon epitaxial layer is formed on the semiconductor substrate 1 exposed in the groove 1a by, for example, selective epitaxial growth. A word line WL made of an epitaxial layer is formed embedded in the trench 1a. Note that the surface of the word line WL is formed so as to be substantially flush with the surface of the semiconductor substrate 1.
次に、前記絶縁膜9をエツチング除去した後、第6図に
示すように、例えば熱酸化により半導体基板1及びワー
ド線WLの表面に絶縁膜4を形成し、この絶縁膜4の所
定部分をエツチング除去して開口4a、4bを形成する
。Next, after removing the insulating film 9 by etching, as shown in FIG. Etching is removed to form openings 4a and 4b.
次に第7図に示すように、例えばCVDにより例えば多
結晶シリコン膜10を全面に形成した後、この多結晶シ
リコン膜10に例えばイオン打ち込みにより例えばヒ素
のようなn型不純物をドープして低抵抗化する。次に、
熱処理を行ってこの多結晶シリコン膜10中の前記n型
不純物を前記半導体基板1中に拡散させることにより、
第1図及び第2図に示すように、例えばn゛型のソース
領域7及びドレイン領域8を形成した後、前記多結晶シ
リコン膜10をエツチングにより所定形状にパターンニ
ングして、第1図に示すように配線S、6を形成する。Next, as shown in FIG. 7, after forming, for example, a polycrystalline silicon film 10 on the entire surface by, for example, CVD, this polycrystalline silicon film 10 is doped with an n-type impurity such as arsenic by, for example, ion implantation to reduce the Become a resistance. next,
By performing heat treatment to diffuse the n-type impurity in this polycrystalline silicon film 10 into the semiconductor substrate 1,
As shown in FIGS. 1 and 2, after forming, for example, an n-type source region 7 and drain region 8, the polycrystalline silicon film 10 is patterned into a predetermined shape by etching. Wires S, 6 are formed as shown.
なお、前記多結晶シリコン膜10のパターンニング前に
熱処理を行ってこの多結晶シリコン膜10中の不純物を
半導体基板1中に拡散させることにより前記ソース領域
7及びドレイン領域8を形成してもよい、また、これら
のソース領域7及びドレイン領域8は、例えば第6図に
示す工程において開口4a形成前に所定のマスクを用い
て半導体基板1中にn型不純物を選択的にイオン打ち込
みすることにより形成することも可能である。Note that the source region 7 and drain region 8 may be formed by performing heat treatment before patterning the polycrystalline silicon film 10 to diffuse impurities in the polycrystalline silicon film 10 into the semiconductor substrate 1. The source region 7 and drain region 8 are formed by selectively ion-implanting n-type impurities into the semiconductor substrate 1 using a predetermined mask before forming the opening 4a in the process shown in FIG. 6, for example. It is also possible to form
なお、第3図〜第5図に示すと同様のプロセスは、19
85年アイイーイーイー(IEEE)、アイイーディー
エム(I E DM) 1985年、p、419に記載
されているが、この文献に記載されている技術は溝に埋
め込まれたシリコンエピタキシャル層でnウェルを構成
するものであり2本実施例とは目的が異なる。Note that the same process as shown in FIGS. 3 to 5 is
It is described in 1985, IEEE, IEDM, 1985, p. 419. The objective is different from that of this embodiment.
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the gist of the invention. It is.
例えば、MISFETのゲート電極を半導仮基板に設け
た溝に埋め込んだ構造とすることも可能である、また、
本発明は、ダイナミックRAMに適用することも可能で
ある。For example, it is also possible to have a structure in which the gate electrode of the MISFET is buried in a groove provided in a temporary semiconductor substrate.
The present invention can also be applied to dynamic RAM.
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば。Among the inventions disclosed in this application, the effects obtained by typical inventions will be briefly explained.
下記のとおりである。It is as follows.
すなわち、ゲー)−?l!極又はワード線の厚さ分だけ
段差を低減することができる。In other words, game) -? l! The step difference can be reduced by the thickness of the pole or word line.
第1図は、本発明の一実施例によるスタチックRAMに
おける完全CMO3型メモツメモリセルッチ用M I
S FETの近傍の構成を示す平面図、第2図は、第1
図のA−Aiに沿っての断面図、第3図〜第7図は、第
1図及び第2図に示すスタチックRA Mの製造方法の
一例を工程順に説明するための断面図、
第8図は、スタチックRAMの完全CMO3型メモツメ
モリセル回路図である。
図中、1・・・半導体基板、2・・・フィールド絶縁膜
、3・・・ゲート絶縁膜、4・・・絶縁膜、5,6・・
・配線、7 ・ソース領域、8・・・ドレイン領域、Q
、〜Q6第 1 図
一 (。l wL(’A”) 一ト壜第
2 図
7’、7L+)J、7の 7(′)
第 3 図
第 4 図
外、2)
第 5 図
”/(P)
第 6 図
第 7 図
入
/(lI″′ン
第 8 図FIG. 1 shows an M I for a complete CMO3 type memory cell in a static RAM according to an embodiment of the present invention.
A plan view showing the configuration near the S FET, FIG.
8 are cross-sectional views taken along line A-Ai in the figure, and FIGS. The figure is a complete CMO3 type memory cell circuit diagram of static RAM. In the figure, 1... semiconductor substrate, 2... field insulating film, 3... gate insulating film, 4... insulating film, 5, 6...
・Wiring, 7 ・Source region, 8...Drain region, Q
, ~Q6 No. 1 Fig. 1 (.l wL('A') Hitotoko No. 2 Fig. 7', 7L+) J, 7 of 7(') Fig. 3 Fig. 4 Outside the drawing, 2) Fig. 5''/ (P) Fig. 6 Fig. 7/(lI'''n Fig. 8)
Claims (1)
て、配線又は前記MISFETのゲート電極を半導体基
板に設けられた溝に埋め込んだ構造としたことを特徴と
する半導体集積回路装置。 2、前記配線又は前記ゲート電極がn^+型のシリコン
エピタキシャル層から成ることを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。 3、前記配線がワード線であることを特徴とする特許請
求の範囲第1項又は第2項記載の半導体集積回路装置。 4、前記半導体集積回路装置がスタチックRAM又はダ
イナミックRAMであることを特徴とする特許請求の範
囲第1項〜第3項のいずれか一項記載の半導体集積回路
装置。[Claims] 1. A semiconductor integrated circuit device comprising a MISFET, characterized in that the wiring or the gate electrode of the MISFET is embedded in a groove provided in a semiconductor substrate. . 2. The semiconductor integrated circuit device according to claim 1, wherein the wiring or the gate electrode is made of an n^+ type silicon epitaxial layer. 3. The semiconductor integrated circuit device according to claim 1 or 2, wherein the wiring is a word line. 4. The semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the semiconductor integrated circuit device is a static RAM or a dynamic RAM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171576A JPS6329572A (en) | 1986-07-23 | 1986-07-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171576A JPS6329572A (en) | 1986-07-23 | 1986-07-23 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6329572A true JPS6329572A (en) | 1988-02-08 |
Family
ID=15925709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61171576A Pending JPS6329572A (en) | 1986-07-23 | 1986-07-23 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6329572A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0482271A (en) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
-
1986
- 1986-07-23 JP JP61171576A patent/JPS6329572A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0482271A (en) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
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