JPS63285950A - 論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、半導体バルク上にそれぞれ所定のゲ−ト幅を
有してアレイ状に形成された複数の駆動用トランジスタ
および負荷用トランジスタを備えたものにおいて、直列
または並列に接続された所定個数の駆動用トランジスタ
と、直列に接続された複数の負荷用トランジスタとを有
し、該駆動用トランジスタの直列方向の接続個数と等し
い数の負荷用トランジスタのゲート電極を出力端子に接
続し、かつ、残りの負荷用トランジスタのゲート電極を
所定電位の電源ラインに接続することにより、負荷イン
ピーダンスを変更可能とし、ゲート当たりの論理機能を
強化すると共に、回路動作上の性能を向上させるもので
ある。

〔産業上の利用分野〕

本発明は、論理回路装置に関し、より詳細には、半導体
バルク上にアレイ状に形成された複数の駆動用電界効果
トランジスタ（駆動ＦＥＴ）および負荷用電界効果トラ
ンジスタ（負荷ＦＥＴ）のうち所定個数の駆動ＦＥＴと
負荷ＦＥＴとから構成された反転論理型の論理回路装置
に関する。

〔従来の技術〕

第８図には上述した反転論理型回路の一構成′例が示さ
れる。第８図の例示は、ＩＣの基本ゲートとして用いら
れるＤＣＦＬ回路（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　Ｆ
ＥＴＬｏｇｉｃ　ｃｉｒｃｕｉｔ）の場合を示す。ＤＣ
ＦＬ回路は、基本的構成としては、駆動ＰＥ７８１Ｄ（
または８２Ｄ）としてのエンハンスメント（Ｅ）モード
のトランジスタと、負荷ＦＢＴ　８１Ｌ（または８２Ｌ
）としてのデプレッション（Ｄ）モードのトランジスタ
とから構成されたインバータゲートＩＮＶ＋　（または
ＩＮＶ２　）であり、実際の使用形態においては第８図
に示されるようにインバータゲートが多段接続された回
路構成となっている。

第９図には第８図のＤＣＦＬ回路の伝達特性の一例が示
される。図中、実線で示される曲線はインバータゲート
ＩＮＶＩの入出力伝達特性、破線で示される曲線はイン
バータゲートＩＮＶ２の入出力伝達特性、ＰおよびＱは
動作安定点、Δ■は論理電圧振幅、Ｖｔｈｏは論理しき
い値電圧、ＮＭｏはロー出力レベル時のノイズマージン
、Ｎ？ｈはハイ出力レベル時のノイズマージンを示す。

入出力伝達特性はインバータゲートを構成する駆動ＦＨ
Ｔと負荷ＦＥＴの飽和ドレイン電流１ｄに依存して決定
される。この飽和ドレイン電流１ｄは、Ｉｄ＝β（Ｖｇ
ｓ　−Ｖｔｈ）　２ と表わされ、ここでＶｇｓはゲート・ソース間電圧、ｖ
ｔｈはＦＨＴのしきい値電圧、βは比例定数を表わす。

そして、この比例定数βは、ＦＥＴのゲート幅Ｗとゲー
ト長しの比（以下−九比と称する）に比例することが知
られている。従って、Ｖｇｓおよびｖｔｈの値を一定に
すると、飽和ドレイン電流Ｉｄ、ひいては各インバータ
ゲートの入出力伝達特性は、駆動ＦＢ？および負荷ＦＥ
Ｔのそれぞれの一へ比に依存して決定されることになる
。

もし−／Ｌ比が適切に選定されていないとするならば、
インバータゲートの論理しきい値電圧の値が動作安定点
ＰおよびＱの中間点からずれることになり、その影響は
次段のインバータゲートの論理しきい値電圧の変動をひ
き起こし、それによって、ハイレベル側またはローレベ
ル側のノイズマージンが不足し、回路全体として安定動
作が得られなくなるという不都合が生じる。このため、
回路設計を行うに際し、各インバータゲートの論理しき
い値電圧の値が同じ直線（第９図において傾き１の直線
）上に乗るように、入出力伝達特性の設定、すなわちＷ
／Ｌ比の適切な選定が行われる。

言い換えると、インバータゲートにおける負荷ＦＥＴの
ゲート幅−ｇｌ　とゲート長ＬｇｌＯ比（賀ｇｌ／Ｌｇ
ｌ）と、駆動ＰＥＴのゲート幅Ｗｇｄとゲート長Ｌｇｄ
Ｏ比（Ｗｇｄ／Ｌｇｄ）との比（以下インピーダンス比
と称する）を一定に保つことにより、回路の安定動作を
得ることができる。駆動ＦＥＴおよび負荷ＰＥＴとして
ＧａＡｓ　（ガリウム・ひ素）のＭＥＳＦＥＴ　（金属
・半導体ＦＥＴ）を用いたインバータゲートの場合には
、動作スピードの高速化を図る観点からゲート長Ｌｇは
一定に保つのが一般的であり、それ故、インピーダンス
比は負荷ＦＢＴと駆動ＦＥＴの各ゲート幅の比（Ｗｇｌ
／Ｗｇｄ）によって規定される。いずれにせよ、出力の
ハイレベル側およびローレベル側のノイズマージンを等
しくして回路動作の安定化を図るためには、インピーダ
ンス比を所定の値に設定する必要がある。

第８図に示されるＤＣＦＬ回路は反転論理型回路の基本
的回路であるが、実際にゲートアレイ等のように半導体
バルク上で回路を構成する場合には、３〜４個のＦＥＴ
からなる否定論理積ゲート（ナントゲート）または否定
論理和ゲート（ノアゲート）を単位ベーシックセル（Ｂ
、Ｃ，）として多段接続する場合が多い。

〔発明が解決しようとする問題点〕

例えば、今仮に負荷ＦＥＴ　（Ｌｇｌ　−１μｍ；Ｗｇ
ｌ−６μｍ）と駆動ＦＥＴ　（Ｌｇｄ−１８ｍ、　Ｗｇ
ｄ＝１０μ１１＋）がアレイ状に形成された半導体バル
クがあって、２個の駆動ＰＥＴと１個の負荷ＰＥＴから
なるノアゲートがＩ　Ｂ、Ｃ，とじて該半導体バルク上
に集積されているものとする。この場合、２個の駆動Ｐ
ＥＴは並列接続されているが、動作上はいずれか一方は
カットオフ状態にあるので、駆動ＦＥＴ　ｙ！ｑにおけ
るＷ／Ｌ比は１個の駆動ＦＥＴの一へ比と同じであって
、その値は１０　（１０μ！Ｉ＋／１μｍ）となる、一
方、負荷ＦＥＴ側におけるール比は６（６μｍ／１μｍ
）である。従って、インピーダンス比は０．６となる。

一方、同じ２個の駆動ＦＢＴと１個の負荷ＰＥＴとから
ナントゲートを構成しようとした場合には、直列接続さ
れる２個の駆動ＰＥＴは反転論理動作上は共にオン状態
にあるので、駆動ＦＥＴ側においてはゲート長は等価的
に２倍になり、それ故、駆動ＦＥＴ側における一／Ｌ比
は、５（ｌＯｐ清７２μｍ）となる。これに対し、負荷
ＦＥＴ側におけるール比は６（６μｍ／１μｍ）である
、従って、インピーダンス比は１．２となり、ノアゲー
トのインピーダンス比０．６と異なった値になる。

これは、駆動ＰＵＴおよび負荷ＦＥＴ用としてそれ′ぞ
れ所定のゲート幅を有して予め準備された半導体バルク
上で、互いにインピーダンス比の異なる２種類の反転論
理型ゲート、すなわちナントゲートとノアゲートを混成
させて多段接続した場合に、各ゲートにおける論理しき
い値電圧が変動して充分なノイズマージンを確保するこ
とができず、それ故、回路動作が不安定になり得ること
を意味するものである。これに対処するためには、ナン
トゲートとノアゲートのそれぞれの負荷インピーダンス
が同じになるように、例えばナントゲートの負荷ＦＥＴ
用として、ノアゲートの負荷ＦＥＴとは異なるゲート幅
を各Ｂ、Ｃ，毎に設定する必要がある。

例えば、上述した例ではノアゲートの負荷ＦＢＴのゲー
ト幅Ｗｇｌ＝６μｍに対し、ナントゲートのゲート幅−
ｇｌは約３μ鋼にする必要がある。つまり負荷ＦＥＴ用
として２種類のゲート幅を準備する必要がある。

しかしながら、ゲートアレイ等のように所定の機能を持
ったベーシックセルが予め配列され、後の段階でユーザ
の希望に合わせて所定の論理を組むようなタイプの論理
ＩＣにおいては、バルク上のどの部分、すなわちどのセ
ルがノアゲートあるいはナントゲートとして構成される
のかを事前に知ることは困難である。しかも、ゲートア
レイ等の論理ＩＣにおいては、後の段階で論理を組む時
に一部のセルが無駄になることも考えられる。このよう
な条件で、負荷ＦＥＴ用として２種類のゲート幅を基板
上に設けることは、論理回路としての有効スペースを狭
めることになるので、好ましいとは言えない。従って、
同じバルク上に負荷ＦＥＴ用として２種類のゲート幅を
準備することはメリットがなく、それ故、製造効率の点
およびＦＢＴの有効利用の点から一般には、負荷ＦＥＴ
用としてのゲート幅は１種類で設計されている。

すなわち従来形の反転論理型の論理回路では、機能とし
てノアゲートまたはナントゲートの一方しか利用するこ
とができず、ゲートとしての論理機能が弱いという問題
があった。

また、ゲート幅が１種類の負荷ＰＩｌ！Ｔを用いて仮に
ノアゲートおよびナントゲートを構成した場合には、い
ずれかのゲートにおいて必然的に飽和ドレイン電流がそ
の適正値を下回ってしまうという状態が生じ、これによ
ってＦＥＴの動作速度が犠牲になり、ひいては回路動作
上の性能が低下することも考えられる。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、負荷ＦＥＴ用としてのゲート幅が１種類
であるにもかかわらず負荷インピーダンスを変更可能と
し、ゲート当たりの論理機能を強化すると共に、回路動
作上の性能を向上させることができる論理回路装置を提
供することを目的としている。

〔問題点を解決するための手段〕

上述した従来技術における問題点は、半導体バルク上に
それぞれ所定のゲート幅を有してアレイ状に形成された
複数の駆動用トランジスタおよび負荷用トランジスタを
備えたものにおいて、直列または並列に接続された所定
個数の駆動用トランジスタと、直列に接続された複数の
負荷用トランジスタとを有し、該駆動用トランジスタの
少なくとも１つのソース電極は低電位の電源ラインに接
続され、該駆動用トランジスタの少なくとも１つのドレ
イン電極は出力端子に接続され、該負荷用トランジスタ
の１つのドレイン電極は高電位の電源ラインに接続され
、該負荷用トランジスタの１つのソース電極は該出力端
子に接続され、該負荷用トランジスタのうち該駆動用ト
ランジスタの直列方向の接続個数と等しい数の負荷用ト
ランジスタのゲート電極は該出力端子に接続され、かつ
、残りの負荷用トランジスタのゲート電極は該高電位の
電源ラインに接続され、前記駆動用トランジスタの各ゲ
ート電極に入力信号を印加して前記出力端子から出力信
号を得るようにしたことを特徴とする論理回路装置、を
提供することにより、解決される。

〔作　用〕

今仮に、負荷用トランジスタと駆動用トランジスタのゲ
ート長をそれぞれＬｇ　ｌ　、　Ｌｇｄとし、ゲート′
幅をそれぞれ−ｇ　１　、　Ｗｇｄとする。また、直列
に接続される負荷用トランジスタの個数をＮとし、駆動
用トランジスタの直列方向の接続個数をＭ（≦Ｎ）とす
る。

上述した構成によれば、Ｍ個の負荷用トランジスタのゲ
ート電極は出力端子に接続され、残りの、すなわち（Ｎ
　−Ｍ）個の負荷用トランジスタのゲート電極は高電位
の電源ラインに接続されている。

従って、この（Ｎ−Ｍ）個の負荷用トランジスタは、負
荷用トランジスタ側の電流・電圧特性に関与しない。故
に、インピーダンス比（負荷用トランジスタ側の一へ比
／駆動用トランジスタ側の一／Ｌ比）は、 （Ｗｇｌ／　（Ｌｇｌ・Ｍ）　）　／　（Ｗｇｄ／　（
Ｌｇｄ　−Ｍ）　）＝　（Ｗｇｌ／Ｌｇｌ）　／　（匈
ｇｄ／Ｌｇｄ）・・・・・・・・・・・・・・・（１）
と表わされる。

このＭの値が１　（すなわちノアゲートとして機能）の
場合、あるいは複数（すなわちナントゲートとして機能
）の場合のいずれの場合でも、インピーダンス比は（１
）弐に示されるような１つの値となる。これは、負荷用
トランジスタとしてのゲート幅が１種類であるにもかか
わらず、負荷インピーダンスが等価的に変更されている
ことを意味するものである。

すなわち、ノアゲートで構成されるにせよ、ナントゲー
トで構成されるにせよ、インピーダンス比は一定に保た
れるので、ゲート毎の論理しきい値電圧を不変に維持す
ることができる。これは、多段接続して集積化を行なっ
た場合に、充分なノイズマージンを確保して、回路動作
の安定化に寄与するものである。

〔実施例〕

第１図には本発明の一実施例としての論理回路装置の主
要部を構成するための回路パターンが示される。第１図
の例示は、ＢＦＬ回路（ＢｕｆｆｅｒｅｄＦＥＴ　　Ｌ
ｏｇｉｃ　ｃｉｒｃｕｉｔ）のインバータ部を構成する
ための回路パターンを示す。

第１図において、１０はＧａＡｓ　（ガリウム・ひ素）
からなる半導体バルクを示し、この半導体バルク上には
、所定のゲート幅−ｇｄ（本実施例では１０μｍ）を有
して複数のＥモードの駆動ＦＥ７１１Ｄ、１２Ｄ、１３
０゜・・・・・・、がアレイ状に形成されると共に、所
定のゲート幅Ｗｇｌ（本実施例では６μｍ）を有して複
数のＤモードの負荷ＦＥＴ　１１Ｌ、１２Ｌ、１３Ｌ、
・・・・・・、がアレイ状に形成されている。

また、駆動ＦＥＴ側にはそのアレイ方向に沿って低電位
の電源ラインＶｓｓ（−２Ｖ）がパターン形成され、負
荷ＦＥＴ側にはそのアレイ方向に沿って高電位の電源ラ
インＶｏｏ（ＯＶ）がパターン形成されている。各ＦＥ
Ｔにおいてハツチングが施されている部分はソースまた
はドレイン領域（Ｓ／ＤｅＩ域）を示し、このＳ／Ｄ　
ｆｉＩ域を挟んでチャネル領域が形成され、このチャネ
ル領域上にはゲート電極がパターン形成されている。ま
た、各駆動ＦＥＴのしきい値電圧は一〇、３■、各負荷
ＰＥＴのしきい値電圧は−Ｄ、７■となるように形成さ
れており、それぞれのゲート長Ｌｇｄ、Ｌｇｌは共に１
μ爾に形成されている。なお、本実施例では２個の駆動
ＦＥＴと２個の負荷ＦＥＴとから１ベーシツクセル（Ｉ
　Ｂ、Ｃ，）が構成されている。

第２図（ａ）および（ｂ）には第１図の回路パターンに
基づく論理回路の一構成例が示される。第２図の例示は
、Ｉ　Ｂ、Ｃ，により構成された２人カッアゲートをイ
ンバータ部として有するＢＦＬ回路の場合を示す。

同図において、Ｓ／Ｄにより指示されている口の部分は
コンタクト領域を示すもので、ソース電極またはドレイ
ン電極を表わす、駆動ＰＥＴ　１１Ｄおよび１２０のソ
ース電極は電源ラインＶｓｓに接続され、ドレイン電極
は共に出力端子Ｘに接続されている。

一方、負荷ＦＥＴ　１１Ｌのゲート電極は出力端子Ｘに
接続され、ドレイン側は負荷ＰＨ↑１２Ｌのソースと共
有されている。負荷ＦＥＴ　１２Ｌのドレイン電極は、
ゲート電極と共に電源ラインＶｌ）Ｄに接続されている
。

また、電源ラインＶＤＤと別の電源ラインＶＥＥ（−３
，６Ｖ）との間には、ゲート電極が出力端子Ｘに接続さ
れたＥモードのＰＥＴ　２１と、順方向接続のダイオー
ド２２と、ＤモードのＦＥＴ　２３とからなる′ソース
フォロワ回路が接続されている。パターン図には図示し
ていないが、ＰＥＴ　２１は、ゲート幅が１２μｍ、ゲ
ート長が１μｍ　、Ｌ／きい値電圧が一〇、３Ｖになる
ように形成され、同様に、ＦＥＴ　２３は、ゲート幅が
１０μ糟、ゲート長が１μｍ、しきい値電圧が−Ｄ、７
■になるように形成されている。また、ダイオード２２
は、素子領域の幅および長さ共に５μｍとなるように形
成されている。

第２図の構成によるＢＦＬ回路においては、まずノアゲ
ートで駆動ＦＨＴ　１１０．１２０の各ゲート電極Ａ。

Ｂに入力信号を印加して出力端子Ｘから反転論理信号を
得、この反転論理信号をソースフォロワ回路でレベルシ
フトさせて端子Ｘ゛から出力するようになっている。

第２図の構成、特にノアゲートの構成によれば、２個の
駆動ＦＥＴ　１１Ｄおよび１２０は並列接続され、動作
上はいずれか一方の駆動ＦＥＴはカットオフ状態にある
ので、駆動ＦＥＴ側におけるール比は１個の駆動ＦＥＴ
の場合と同じであって、その値は１０となる。一方、負
荷ＦＥＴ側においては、負荷ＦＥＴ　１２Ｌのゲート電
極は電源ラインＶｌ）Ｉ）に接続されているので、電流
・電圧特性に影響を与える素子は負荷ＦＥＴ　１１Ｌの
みとなる。従って、負荷ＦＥＴ側における一／Ｌ比は６
となり、インピーダンス比は０．６となる。

第３図（ａ）および（ｂ）には第１図の回路パターンに
基づく論理回路の他の構成例が示される。第３図の例示
は、同じＩ　Ｂ、Ｃ，により構成された２人力ナンドゲ
ートをインバータ部として有するＢＦＬ回路の場合を示
す。

駆動Ｆｌｌ！Ｔ　１１０のソース電極は電源ラインＶｓ
ｓに接続され、ドレイン側は駆動Ｆｌｌ！Ｔ　１２０の
ソースと共有され、駆動ＦＥＴ　１２０のドレイン電極
は出力端子Ｘに接続されている。一方、負荷ＰＥＴ　Ｉ
ＬＬのソース電極は出力端子Ｘに接続され、ドレイン側
は負荷Ｆｌ！Ｔ　１２Ｌのソースと共有され、負荷ＦＥ
Ｔ　１２Ｌのドレイン電極は電源ラインＶＯＯに接続さ
れている。負荷ＦＥＴ　１１Ｌ、１２Ｌのゲート電極は
共に出力端子Ｘに接続されている。また、電源ラインｖ
ＤＤと別の電源ラインＶＥＥ（−３，６Ｖ）との間には
、第２図と同じ構成のソースフォロワ回路が接続されて
いる。

第３図の構成によるＢＦＬ回路においては、まずナント
ゲートで駆動ＦＥＴ　１１０．１２０の各ゲート電極Ａ
、Ｂに入力信号を印加して出力端子Ｘから反転論理信号
を得、この反転論理信号をソースフォロワ回路でレベル
シフトさせて端子Ｘ”から出力するようになっている。

第３図の構成、特にナントゲートの構成によれば、２個
の駆動ＦＥＴ　１１Ｄおよび１２０は直列接続され、反
転論理動作上は共にオン状態にあるので、駆動ＦＥＴ側
においてはゲート長は等価的に２倍になり、それ故、駆
動ＦＥＴ側におけるール比は５となる。一方、負荷ＦＥ
Ｔ側においては、負荷ＦＥＴ　１１Ｌ。

１２Ｌのゲート電極は共に出力端子Ｘに接続されている
ので、双方共、電流・電圧特性に影響を与える。従って
、負荷ＦＥＴ側においても同様にゲート、　長は等価的
に２倍になるので、負荷ＦＥＴ側におけるール比は３と
なる。従って、インピーダンス比は０．６となり、第２
図のノアゲートの場合と同じ値になる。

すなわち、第１図に示されるように負荷ＦＥＴのゲート
幅として１種類のみが形成されたバルクに対し、駆動Ｆ
ＥＴの直列方向の接続個数と等しい数の負荷ＦＥＴのゲ
ート電極を出力端子Ｘに接続し、かつ、残りの負荷ＦＨ
Ｔのゲート電極を電源ラインＶＯＯに接続することによ
り、インバータ部がノアゲートで構成されるにせよ、ナ
ントゲートで構成されるにせよ、負荷インピーダンスが
駆動ＦＥＴ側の構成に応じて変更されるので、各ゲート
毎のインピーダンス比を一定にすることができる。これ
は、各ゲート毎の論理しきい値電、圧を不変にし、充分
なノイズマージンの確保を可能にするものである。

次に、第４図（ａ）〜（ｄ）を参照しながら、第２図お
よび第３図の構成例における負荷のインピーダンス変化
について更に説明する。

（１）２個の負荷ＦＥＴが（ａ）に示されるように接続
されている場合（第２図構成例）； 負荷ＦＥＴ　１２Ｌのゲート電極は電源ラインＶＤＤに
′接続されているので、その電流・電圧特性は、（ｂ）
に一点鎖線で示されるように線型となる。これに対し、
負荷ＦＥＴ　１１Ｌのゲート電極は出力端子Ｘに接続さ
れているので、ソース・ドレイン電圧がある程度上昇し
た時点で、ドレイン電流は飽和する（（ｂ）の破線部参
照）。従って、２つの負荷ＦＥＴを合成した負荷口し１
の特性は、（ｂ）に実線で示されるように、負荷ＦＥＴ
　１１Ｌの特性に準じた曲線を描く。これは、複数の負
荷ＦＢＴが直列に接続されていても、負荷としての電流
・電圧特性に実質的に影響を及ぼすのは、ゲート電極が
出力端子Ｘに接続されているＰＥＴのみであることを意
味するものである。

従って、動作上は負荷ＰＥＴ　１２Ｌを無視することが
できるので、Ｗ／Ｌ比を考慮する場合には負荷ＦＥ７１
１Ｌのみに着目すればよい。故に、Ｗル比は上述したよ
うに６（６μｍｌ　１μｍ）となる。

（２）２個の負荷ＦＥＴが（ｃ）に示されるように接続
されている場合（第３図構成例）； 負荷ＦＥＴ　ＩＬＬおよび１２Ｌのゲート電極は共に出
力端子Ｘに接続されているので、ゲート長が２倍のＦＥ
Ｔと等価的になり、それ故、全体的なソース・ドレイン
間抵抗が増大してドレイン電流が減少し、その電流・電
圧特性は、（ｄ）に実線で示されるような曲線を描く。

この時の飽和ドレイン電流の値（約０．２ｍＡ）は、（
ａ）に示される構成例の場合（約０．３ａｅＡ）に比べ
て小さくなる。

この構成例では、−ル比を考慮する場合には負荷ＰＥＴ
　１１Ｌおよび１２Ｌの双方に着目する必要がある。故
に、−九比は上述したように３（６μｍ／　２μｍ）と
なる。

すなわち、同じゲート幅を有する負荷ＦＥＴからなる負
荷でありながら、負荷のインピーダンスを変更すること
ができる。そして、複数の負荷ＦＥＴの各ゲート電極を
前述した所定の条件で電源ラインＶＯＯまたは出力端子
Ｘに接続することにより、ノアゲートおよびナントゲー
トの各構成に対して同じインピーダンス比を実現するこ
とが可能となる。

上述した実施例では、負荷として複数のＦＥＴを′直列
接続した構成を採用したが、これは、複数のゲート電極
を備えた構成のトランジスタでもよい。

例えば、第５図（ａ）　、　（ｂ）および第６図（ａ）
　、　（ｂ）にはそれぞれ第２図構成例、第３図構成例
における負荷の変形例が示される。両図の例示はデュア
ルゲート型のＦＥＴの場合を示すもので、図中、Ｇ１は
負荷ＦＥＴ　１１Ｌのゲート電極、Ｇ２は負荷ＦＥＴ　
１２Ｌのゲート電極に相当する。

さらに、上述した実施例では負荷ＦＥＴの接続個数が２
個の場合について説明したが、これは、本発明の要旨か
らも明らかなように、何個でもよい。

例えば、第７図（ａ）〜Ｃｆ＞には３個の負荷ＦＥＴが
直列接続された構成例が示される。（ａ）は３人カッア
ゲートの構成例、（ｂ）は２人力ナンドゲートの駆動側
に１個のＦＥＴを並列に接続した組合せゲートの構成例
、（ｃ）は３人力ナンドゲートの構成例を示す。また、
（ｄ）〜（ｆ）はそれぞれ（ａ）　、　（ｂ）　。

（ｃ）の構成例における負荷の変形例を示すもので、ト
リゲート型あるいはトリプルゲート型のトランジスタの
ゲート接続態様を示す。また、（ａ）に示される構成例
では並列接続される駆動ＦＥＴの数は３個であるが、こ
れは、本発明の要旨からも明らかなように、何個でもよ
いことはもちろんである。

（ａ）〜（ｃ）の各構成例に示されるように、駆動ＦＥ
Ｔの直列方向の接続個数と等しい数の負荷ＦＨＴのゲー
ト電極が出力端子Ｘに接続され、かつ、残りの負荷ＦＥ
Ｔのゲート電極が高電位の電源ラインＶＤＯに接続され
ていることは、もちろんである。

なお、上述した各実施例では使用されるトランジスタと
してＧａＡｓ　ＭＯＳＦＥＴを用いた場合について説明
したが、それに限らず、Ｓｔ　（シリコン）の半導体バ
ルク上に形成されたｎ型のＭＯＳＦＥＴを用いた場合に
ついても同様の効果が期待される。

〔発明の効果〕

以上説明したように本発明によれば、負荷ＦＥＴ用とし
てのゲート幅が１種類であるにもかかわらず負荷インピ
ーダンスを変更することができ、ゲート当たりの論理機
能を強化すると共に、回路動作上の性能を高めることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例としての論理回路装置の主要
部を構成するための回路パターンを示す図、 第２図（ａ）および（ｂ）は第１図の回路パターンに基
づく論理回路の一構成例を示す図で、（ａ）は回路図、
（ｂ）は配線パターンを含めた主要部パターン図、　　
。 第３図（ａ）および（ｂ）は第１図の回路パターンに基
づく論理回路の他の構成例を示す図で、（ａ）は回路図
、（ｂ）は配線パターンを含めた主要部パターン図、 第４図（ａ）〜（ｄ）は第２図および第３図の構成例に
おける負荷のインピーダンス変化を説明するための図、 第５図（ａ）および（ｂ）は第２図の構成例における負
荷の変形例を示す図で、（ａ）は等価回路図、（ｂ）　
はパターン図、 第６図（ａ）および（ｂ）は第３図の構成例における負
荷の変形例を示す図で、（ａ）は等価回路図、（ｂ）　
はパターン図、 第７図（ａ）〜（ｆ）は本発明の他の実施例としての論
理回路装置の各構成例を示す回路図、第８図はＤＣＦＬ
回路の一構成例を示す図、第９図は第８図回路の伝達特
性の一例を示す図、である。 （符号の説明） １０・・・半導体バルク、 １１０、２２Ｄ、　１３０・・・駆動ＦＢＴ　。 １１Ｌ、　１２Ｌ、　１３Ｌ・・・負荷ＦＥＴ　。 Ｗｇｄ・・・（駆動ＰＥＴの）ゲート幅、−ｇｌ　・・
・（負荷ＦＥＴの）ゲート幅、Ｖｓｓ・・・低電位の電
源ライン、 ＶＯＯ・・・高電位の電源ライン、 Ａ、Ｂ、Ｃ・・・ゲート電極（入力端子）、Ｘ・・・出
力端子。

Claims (1)

1. 【特許請求の範囲】 １、半導体バルク（１０）上にそれぞれ所定のゲート幅
   （Ｗｇｄ、Ｗｇｌ）を有してアレイ状に形成された複数
   の駆動用トランジスタ（１１Ｄ、１２Ｄ、・・・・・・
   ）および負荷用トランジスタ（１１Ｌ、１２Ｌ、・・・
   ・・・）を備えたものにおいて、 直列または並列に接続された所定個数の駆動用トランジ
   スタ（１１Ｄ、１２Ｄ、１３Ｄ）と、直列に接続された
   複数の負荷用トランジスタ（１１Ｌ、１２Ｌ、１３Ｌ）
   とを有し、 該駆動用トランジスタの少なくとも１つ（１１Ｄ）のソ
   ース電極は低電位の電源ライン（Ｖ＿Ｓ＿Ｓ）に接続さ
   れ、該駆動用トランジスタの少なくとも１つ（１２Ｄ；
   １３Ｄ）のドレイン電極は出力端子（Ｘ）に接続され、 該負荷用トランジスタの１つ（１２Ｌ；１３Ｌ）のドレ
   イン電極は高電位の電源ライン（Ｖ＿Ｄ＿Ｄ）に接続さ
   れ、該負荷用トランジスタの１つ（１１Ｌ）のソース電
   極は該出力端子（Ｘ）に接続され、該負荷用トランジス
   タのうち該駆動用トランジスタの直列方向の接続個数と
   等しい数の負荷用トランジスタ（１１Ｌ；１１Ｌ、１２
   Ｌ；１１Ｌ、１２Ｌ、１３Ｌ）のゲート電極は該出力端
   子（Ｘ）に接続され、かつ、残りの負荷用トランジスタ
   （１２Ｌ；１２Ｌ、１３Ｌ；１３Ｌ）のゲート電極は該
   高電位の電源ライン（Ｖ＿Ｄ＿Ｄ）に接続され、前記駆
   動用トランジスタの各ゲート電極（Ａ、Ｂ、Ｃ）に入力
   信号を印加して前記出力端子（Ｘ）から出力信号を得る
   ようにしたことを特徴とする論理回路装置。 ２、前記直列に接続された複数の負荷用トランジスタ（
   １１Ｌ、１２Ｌ、１３Ｌ）は１組のソースおよびドレイ
   ン電極と少なくとも２個のゲート電極（Ｇ＿１、Ｇ＿２
   ）とからなるトランジスタにより構成される、特許請求
   の範囲第１項記載の論理回路装置。