JPS63281586A - 画像センサのテレビジョンとの両立性を確保する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、解析が視野の順次または並列−順次走査を
使用するカメラ解析器によって有効になされ、時間経過
順次に解析される視野の画素を表わすディジタル形態の
サンプルを順次に供給し、各サンプル画素がｐビットに
並列にコード化されるディジタル装置と、Ｄ／Ａ変換器
と、該Ｄ／Ａ変換器の出力信号のテレビジョンモニタ（
ＴＶモニタ）への表示手段とを具えた光学−機械的解析
動作をする画像センサのテレビジョンとの両立性を確保
する装置に関するものである。

本発明に係わる光学−機械的解析画像センサはミラー駆
動かミラーを備えたドラム回転のような可動光学要素を
具え、それらはフィールドおよびライン走査での高速動
作や自動位置制御の妨げとなる無視できない関連慣性に
より特徴付けられている。視野のかく解析される画像を
再生するためには、ＴＶモニタが使用されその速度、す
なわちそのフィールドおよびライン走査周波数は解析器
自身により供給される。この動作モードには２つの欠点
がある。

第１には、機械的なスイープ、本質的には遅い応答時間
に起因する画像取得の不完全さがＴＶモニタのスクリー
ンに全体として再伝達され、特にライン同期の変動とカ
メラの角速度になる画素の収縮と伸長が関係している。

一方特に規格化のため、その規格が光学−機械解析の１
形態または他の形態に密接に関連付けられ、それで特に
そのライン速度がＴＶ規格ではないＴＶ信号の代りに、
例えばＣＣＩ　ＲＴＶＴＶ規格うな精確に規定されたＴ
Ｖ規格の画像信号を供給するのが可能であることが望ま
れる。これは２つの欠点を除去するため、本発明ではそ
の目的のためＴＶ規格を満足する改善された画像をＴＶ
ススクリーン上分解しかつ記憶するに必要な技術が同時
になされている。

本発明は並列走査を用いるカメラを除いて、順次または
並列−順次走査を使用するカメラに関係し、好適な並列
−順次走査で、これは順次走査と比較し同一の画像また
はフィールドを走査する時ライン走査装置の速度を１／
ｍにすることを可能とし、この事は同期の問題を軽減し
そして使用光検出器をｍ倍にすることで光検出器の速度
をおとすことを可能とする。並列−順次走査が適用され
る場合は、カメラのアナログ出力信号はｍ導線にわたり
並列に分配され公知のそして通常の方法はまさに、走査
変換すなわち視野のラインの空間順次に対応する時間経
過順次の画像ラインの順次形態の変換を有効に機能させ
るディジタル装置をカメラの下側に位置させる。か（て
順次ライン走査が得られ、画素自身は各ラインで順次に
解析される。

走査動作が順次形態が並列−順次形態かでなされること
にかかやらず、順次形態でのディジタルサンプルの順次
はディジタル装置の出力で得られ、各サンプルは画素を
表わしｐビットにわたり並列にコード化される。この要
求では数値ｍが本発明を有効にもせずその実施態様を最
適化もしないことは注目されるべきことで、すべてこの
ことはディジタル装置がカメラに積載されるように生じ
、すべてこれらのあらゆる場合に順次走査が関係される
。公知の技術によれば、ディジタル化された出力信号は
Ｄ／Ａ変換器により、そして情景の背景の連結、回転ま
たは除去のような異なった型のフィルタ動作または信号
処理動作が効果的になされるディジタル処理にモジュー
ルを介して変換された後ＴＶモニタに印加される。従来
技術によれば、ＴＶモニタの画像における不完全さは継
続し、特にライン解析器のセンサにおける欠陥や電気的
または機械的な擾乱、塵埃などのような種々の寄生欠陥
によるライン同期の変動が継続する。一方１画像あたり
の全ライン数はｍラインを有する帯域の解析の場合には
ｍのに倍：例えばｋＸｍ＝５７Ｘ１１＝６２７ラインに
等しく、最後にラインとフィールド同期はカメラの運台
なよる動きのため不完全である。上述の不完全性は原理
的理由または技術的制限で補正され得ない。

公知の動作モードは使用されるＴＶ受信機とその規格と
同じ画像周波数その解析器に与えている。

この動作モードは例えば英国特許ＧＢ第１，４８２，７
８９号明細書より公知であるが、並列解析を使用するカ
メラに関して本発明とは異なる技術分野、すなわちライ
ン同期が問題とならない分野で使用されている。さらに
この公知の技術でその容量が探索される規格への変動を
確保するため、フィールドより多いか等しい、すなわち
技術的に複雑で経費がかかり、かつ解析と表示の間に著
しい遅延のある数百ラインもあるメモリが必要というの
は注目されるよう。

本発明の目的は、光学−機械的な並列順次または順次解
析を備えた画像センサのテレビジョンへの厳密な両立性
を確保することである。

さらに本発明の目的は、光学−機械的解析とＴＶモニタ
間でのＴＶ規格への規格変換が必要であるとき、ＴＶモ
ニタのスクリーン上での画像再生の安定を改善すること
にある。

上述の目的と従来技術の欠点は冒頭に規定した装置が以
下のように特徴付けられることにより達成され除去され
または抑制される。すなわち本発明画像センサのテレビ
ジョンとの両立性を確保する装置は、その装置がさらに
一方ではＮを整数とするとき、少なくともＮラインを有
するラインメモリと他方では画・像クロック発生器とを
備え、前記ラインメモリは前記ディジタル装置と前記Ｄ
／Ａ変換器との間に配置され、光学−機械的解析の第１
のライン速度で視野の画素を受信し、そしてこれら画素
を時間に対しこれら速度間で変化する変動にかかわりな
く第２のＴＶライン速度で前記ＴＶモニタに供給するよ
う設計され、これらの変動はＴＶモニタ上での解析と再
生間の瞬時シフトが最大Ｎライン変るようなものであり
、前記画像クロック発生器は前記解析器と前記ラインメ
モリに同じ周波数の画像同期信号、前記ラインメモリに
ＴＶ規格でラインおよび画素同期信号を供給することを
特徴とするものである。

本発明の基本的思想はＤ／Ａ変換器の出力と解析器上の
接続と解くことにある。走査変換モジュールは次に唯１
つのディジタル装置に限定されるのみならず２つのブロ
ックを具えていてもよい。

これら２つのブロックは解析と同期のとれた映像を取得
する実際のディジタル化装置により構成される入力プロ
ツクと、ＴＶ時間軸、例えば両立性のとれるＣＣＩＲと
同期した前述と同じ映像を送信する出力ブロックとであ
る。

これら２つの時間軸は互いに時間に対する変動があり、
なにが付加的な役立つシステムを有することが必要で、
この場合それは精確な容量を有するラインメモリ（読出
し専用メモリ）で、映像をして変動の平均値が長い帰還
にわたり零である同じ変動をさせることの可能なよう適
切にアドレスがなされる。以下これらラインメモリの価
格、容積および／または遅延時間を最適化する、すなわ
ちできるだけ安価な大規模な市販のメモリ、好適にはラ
ンダムアクセスメモリを用いてこのメモリの容量または
アドレスを最小にする目的を有する２つの実施態様につ
いて以下に説明する。

かかるメモリは市販の先入れ先出し法（ＦＩＦＯ）形の
構成要素により実現され得るが、要求される容量は、数
ダースラインまでに削減はされるが、かなり経費がかか
る構成要素を必要とする。これに対し市販で大規模なＲ
ＡＭメモリを使用すれば問題は解決される。

本発明に係わる装置の第１の実施態様は、前記ラインメ
モリが３つの各Ｎラインのランダム−アクセスメモリに
より構成され、さらに前記ＲＡＭメモリをアドレスする
ためのラインカウンタおよび解析画素カウンタと、第１
の解析デコーダに接続されるＮ解析ラインをカウントす
るカウンタと、ＴＶラインカウンタとＴＶ画素カウンタ
と、そして第２のＴＶデコーダに接続されるＮＴＶライ
ンをカウントするカウンタと、論理回路とを具え、該論
理回路は前記第１と第２のデコーダを基本として書込み
一読出し制御信号と回路選択制御信号を前記ラインメモ
リブロックとマルチプレクサに供給し、これらブロック
とマルチプレクサはす（なくとも前記ラインカウンタの
出力信号により形成されるアドレスを前記ブロックに転
送するべく前記書込み一読出し信号により制御されるこ
とを特徴とするものである。

ここに選択されたものはある与えられた瞬時に任意のブ
ロックから読出しまたは書込むためで、同じブロックで
同時に数ラインを書込みまたは読出す可能性は除外され
る。その状態ではＮラインの２ブロツクを各々有用にす
るのは不十分だが、Ｎラインの３ブロツクはラインメモ
リを構成するのに十分であるということが実現されねば
ならぬ。

本発明に係る第２の実施態様は、その装置が、Ｎライン
まで削減されＰブロックに分割されるランダム−アクセ
スラインメモリと、その容量がｑビットに等しくｑは２
のべき乗である解析画素ビットあたり１変換器の割合で
、Ｐの順次−並列変換器により形成される解析画素用入
力レジスタと、ｑビットの容量を各々有するｐの並列−
直列変換器により構成されるＴＶ規格画素用の出力レジ
スタと、その容量が各入力および出力レジスタに接続さ
れるＮ／ｐに等しいライン数にとられるメモリブロック
と、それらの多重出力でマルチプレクサを介して、書込
みアドレス信号および読出しアドレス信号それぞれｐメ
そりブロックの各々に供給する解析画素とＴＶ画素それ
ぞれをカウントするカウンタおよび解析ラインとＴＶラ
インそれぞれをカウントするカウンタと、前記レジスタ
、ブロックメモリ、マルチプレクサおよびラインカウン
タへ適切な制御信号を供給する基本的なクロックパルス
発生器とを具えたことを特徴とするものである。

この第２実施態様では、Ｎラインの唯１のＲＡＭメモリ
ブロックへの書込みとからの読出しの交互が１ライン周
期の速度で可能であり、これは第１の実施態様に関する
３によるメモリ容量の分割を可能とする。

好適にはディジタル装置の出力、ＴＶモニタの入力での
画素の速度Ｆ□とＦい、およびラインメモリの入力と出
力での画素の速度は、前述の２つの実施態様に関して装
置を簡易化するためＴＶ画素の速度に等しい。このこと
はディジタル装置がもつ自由度の故にＴＶライン走査の
時間効率を１００％以下にするのを可能とする（６４μ
ｓの代りに例えば５２μｓ）。

以下添付図面を参照し実施例により本発明の効果をわか
り易く説明する。

第１図に示すようなテレビジョンスクリーン上のフィー
ルド画像の再生に関して視野の光学−機械的解析を使用
するシステムは、縦続に配置された少なくとも以下の要
素：カメラ１、それ自身Ａ／Ｄ変換器とメモリを含むデ
ィジタル装置に限定される走査変換器２、Ｄ／Ａ変換器
３およびスクリーン５を有するＴＶモニタ４を具えてい
る。

カメラ１は走査用モジュール６、検出器ユニット７およ
び電子走査回路８を具え、要素６，７と８の組は解析器
を構成する。走査用モジュールは図示されてない対物レ
ンズが先行し、原理的な構成要素として例えば２つのイ
ンターレースされるフィールド用の光学的フィールド走
査要素と光学的ライン走査要素とを含んでいる。解析は
ライン順次に行なわれ、この場合カメラｌの出力でのア
ナログ映像信号は唯１本の導線９またはｍラインの東導
線により運ばれ、ｍライン東導線はｍ本の単１導線から
なる多重導線である。カメラは画像周波数Ｆｉ＾、ライ
ン周波数ＦＬＡで特徴付けられるテレビジョンの準規格
に対応する適切な規格に従って動作する。例えば以下の
数値が使用される二Ｆｉａ＝２５Ｈｚ Ｆ　Ｌ　ａ　＝　１５６７５Ｈｚすなわち１画像あたり
６２７ライン周期でそれから５１０の連続ライン周期が
５１０の有効ライン解析となる。

Ｆ□”＝１５ＭＩＩｚすなわち１ラインあたり９５７画
素でそれから７８０の連続画素周期が７８０の有効画素
となる。

ＴＶモニタ４はそれ自身画像周波数ＦｉＴＶ、ライン周
波数Ｆ、？７および画素Ｆ　ｐｒｙで特徴付けられるＴ
Ｖ規格に従って機能する。この規格は例えば２つのイン
ターレースされたフィールドで、フィールド周波数５０
Ｈｚいわば画像周波数：　Ｆ　ｚｖｖ　＝２５Ｈｚを有
するＴＶ　ＣＣＩＲ規格である。その他の周波数は以下
の通りである： Ｆ　ＬＹＶ　”’１５６２５１！すなわち１画像あたり
６２５ライン周期でそれから５１０の連続ライン周期が
５１０の有効ライン表示となる。

Ｆ　ｐｔｖ　＝１５ＭＨｚすなわち１ラインあたり９６
０画素でそれから７８０の連続画素周期が７８０の有効
画素表示となる。

スクリーン４での解析と再生での平均有効情報出力が本
発明によれば同じであることは注目すべきで、それは有
効に処理するための内在的前提である。この段階では、
解決されるべき２つの問題があり：第１には、２つの規
格のフィールドとライン周波数の値に差があることであ
る。さらに解析規格の２つの周波数が機械的部材により
支配されるが故に、・それらは両者とも固定された周波
数と考えられるＴＶ規格と同じ周波数に関して変動を受
け、比較されｉこの周波数は電子的に発生されるもので
ある。例えば１０００”　／　ｓ　”程度のカメラ１の
突然の回転加速の間に画像解析周期は６ライン周期だけ
増加したりまたは減少したりし、すなわち１％程度の画
像周波数ＦｉＡの変化で、周波数Ｆ’ｔａはまた匹敵す
る割合いで修正される。本発明によれば、ディジタイジ
ング装置（計数化装置）２とＤ／Ａ変換器３との間に集
積数Ｎのラインを含むラインメモリ１１ともう一方クロ
ック発生器１２とを間挿することにより２つの規格が両
立性を持たされる。

ディジタイジング装置２はカメラ１から受信したアナロ
グ順次または並列信号を順次ディジタル信号に変換し、
例えば多重導線１３で６ビツト（ｐビット）にわたり分
配され、それらは６４の異なった可能な対照レベルを表
わしている。このディジタル信号は導線１３によりライ
ンメモリ１１に画素周波数で転送される。

画像とライン周期は要素１と２の間の２重導線１４と要
素２と１１の間の２重導線１５により第１図に表示され
ている。導線１４の向かい側の矢印１６は解析規格５Ｔ
ＡＮにより支配される装置の部分を記号化しており、導
線１５の向かい側の矢印１７は解析規格に近い中間規格
５ＴＩＮにより支配される装置の部分を記号化し、そし
て矢印１８は正確に規定されるテレビジョン規格５ＴＴ
Ｖにより支配される装置ののこりの部分を記号化してい
る。

クロック発生器１２は電子走査回路８に、導線１９を介
して、画像周波数Ｆ　ｉＴＶで同期パルスを印加し、走
査用モジュールは自動的に制御され、これはＦｉＡ”’
ＦｉＴＶを意味し、ラインメモリに３重導線２１を介し
て周波数Ｆｔｙｖ　＋　　ＦｔｔｖおよびＦｐＴＶそれ
ぞれで画像、ラインおよび画素の同期パルスを印加する
。

数ライン周期または数ダースライン周期に対応する位相
シフトが導線１９と２１上の画像駆動信号間に、ライン
メモリ１１の緩衝動作に必要な平均時間に補償を意図す
る解析器の駆動を１つす＼める形で導入されねばならぬ
。ラインメモリ１１は多重導線２２を介してＴＶ規格の
信号をＤハ変換器３にそのラインおよび画像周波数に関
して印加する。ディジタル　テレビジボン　システムで
ないと、この信号はその後アナログ形態でＴＶモニタ４
に導線２３を介して伝達される。

それ自体公知な方法で、電子走査回路８は受信する画像
周波数Ｆ’ｉａに制御される周波数を有し、今の場合は
Ｆｉア、に等しく、導線１４上の画像同期信号が平均値
がＦ　ｉＴＶに等しい周波数を有するようなある動的な
誤差を備えており、一方その瞬時値については数ライン
周期に等しい先行または遅延位相シフト、すなわち最大
±Ｕライン周期、があるのが注目されよう。

この瞬時のランダムな位相シフトは前記制御の大きな応
答時間に起因し、この制御リンクに含まれる機械的部材
に起因する。さらに２つの規格５ＴＡＮと５ＴＴＶ間ラ
イン周波数での偏倚に起因するＶライン周期のシステム
的偏倚がこの第１の位相シフトに加えられる。２つの規
格５ＴＡＮと５ＴＴＶをして両立性を持たしめるために
は、一方では解析画像同期パルスと他方ではＴＶパルス
との間の時間変動は、変るかもしれないが、次のように
考察されねばならぬ： ２ｕ＋ｖ≦Ｎライン周期　　　　　　（１）かくてライ
ンメモリ１１の容量は規定され、その容量は少なくとも
Ｎラインに等しくなければならぬ（Ｎは整数）。

それで例えば１１　＝ａ　５でｖ＝２ではＮ＝１６ライ
ンとなる。２５５ラインフイールドメモリの容量と比べ
てＮの低い値はこれで明らかになろう。

解析がスフリーフ−５上の画像の再生として時間経過と
ともに有効になされるという事実が与えられ、インター
レースフィールドによる動作モードまたは動作の画像順
次モードが関連する時は、考慮されるべきメモリ１１は
その一般的動作原理については非常に簡単な先入れ先出
し注型（ｆｉｒｓｔ　１ｎ−ｆｉｒｓｔ　ｏｕｔ　ｔｙ
ｐｅ、　ＦＩＦＯ）である。Ｎ画像ラインの容量の故に
市販のｐｔｐｏ構成の手段でメモ１月１を実現するのは
さらに可能であるが、小さいけれども、この要求される
容量は結果的にこれら高価な構成要素を数多く必要とす
る。第２図から第７図を参照して後述される２つの実施
態様による解決は、これとは対照的に、大規模に市販さ
れるランダム−アクセスメモリ（ＲＡＭ）の使用を許し
、これは複雑性が制限をうけないアドレスの必要性が課
される。その一般的原理がすでに開示されてきた本発明
を有効にするこの段階で、第１の考え方はＲＡＭメモリ
のＮラインブロックを第１のライン率で書込み第２のラ
イン率でこのブロックを読出すことである。さて、ＲＡ
Ｍメモリへの書込みとからの読出しは技術的観点から同
時におこなうことは不可能である。それ故例えば複数の
Ｎラインブロックを用意し、ある時間中あるブロックへ
書込まれ、他のブロックから読出されるような方法が考
えられねばならぬ。Ｎラインの２つのブロックを用意す
るだけではその変動のため未だ十分ではない。

それ故メモリ１１はすくなくとも上述の観点からＮライ
ンの３つのブロックが必要である。上述の理由はメモリ
ブロックの各々がＮより少ないライン数を含むかもしれ
ないということとそれらの数が次には増大されると仮定
されることから一般化される。ＲＡＭメモリブロックへ
の書込みとからの読出し間に依存性がなく、書込みと読
出し間のＮラインの可能な変動とも関連した初歩的基準
の故に、ＸラインのＰブロックのメモリブロック１１の
構造（Ｐ−３）Ｘ＜Ｎ≦　（Ｐ　−２”）　Ｘ　　　　
　（２）となり、こ＼でＸ≦Ｎ、　Ｐ≧３である。

第２．３．４図の第１の実施態様で保留される解、すな
わちＰ＝３とＸ＝Ｎはメモリのアドレスが最も簡単な形
態の解であり、ブロックの数Ｐが増加するにつれアドレ
ス動作の複雑性も増大する。

ラインメモリ１１を簡潔にすることが問題解決には最善
の方法でその理由でこの解が好適である。しかしながら
、もし第１の選択基準が小さな容積ではなく価格であれ
ば、Ｘ＜ＮとＰ＞３が好適な選択である。Ｘが減少する
とメモリの容量が減少するのは注目すべきことで：例え
ば８ラインの４ブロツクは全容量３２ラインで、一方１
６ラインの３ブロツクは全部で４８ラインである。究極
では、メモリ１１の容量がその最少（Ｎ＋２ライン）で
ある各１ラインを有するＰ＝Ｎ＋２ブロックの極端な解
が得られ、アドレスを管理するのが著しくより複雑にな
り、容積に制限がなければ大規模生産のみがそれを正当
化する。適切な選択は結果として実際には使用される構
成要素の関数との妥協である。

第２図は本発明に係わる装置用に企画されたラインメモ
リ１１の第１の実施態様の構成を示す。この構成は主と
して３つの同じＲＡＭメモリブロック、すなわちブロッ
ク１，２５、ブロック２，２６とブロック３．２７で形
成されている。少なくとも１６ラインに等しい容量を有
する各ブロックは６ビツトの１６にワードの形に組織さ
れ、各要素は６ビツトにわたり並列にエンコードされる
。そのためには、各ブロックは６倍のデータ入力ＤＩと
６倍のデータ出力ＤＯを有し、それは１６にの異なった
アドレスを供給できる１４の導線によりアドレスされ、
例えばラインアドレス用には４導線各ラインの画素アド
レス用に１０導線が存在する。例えば負論理で機能する
各ブロックはさらに回路選択人力ｃＴと書込み一読出し
入力能を有する。使用されるＲＡ？Ｉメモリは、例えば
４５ｎｓのアクセス時間を有するメモリＩＤＴ６１６７
である。３つのブロックのデータ入力は６並列ビットを
持つ入力レジスタ２９からくる共通の６導線バス２８に
接続され、対称的に３つのブロックのデータ出力は６並
列ビット（ｐ＝６）を持つ出力レジスタ３２に供給する
共通の６導線バス３１に接続される。それらのクロック
入力では、レジスタ２９と３２とはそれら要素用にＴＶ
規格の周波数で画素の同期信号Ｈを受信する。ラインの
アドレスはラインおよび画像同期信号で有効になされ、
すなわち書込みモードでは信号５ＬＡＮと５ＩＡＮが読
出しモードでは信号５ＬＴＶと５ＩＴＶが使用される。

メモリブロック２５．２６と２７用の読出しおよび書込
み間には同じ導線が使用されるから、各マルチプレクサ
３３゜３４、３５が信号５ＬＡＮから発生する信号か信
号５ＬＴＶから発生する信号かをブロックのアドレス入
力にスイッチするために使用される。各マルチプレクサ
は選択人力Ｓで各メモリブロック２５．２６または２７
の各入力能に印加される信号１ｆｆｌ　（Ｗｒ”、　市
と同じ信号酊面、酊丁それぞれ）を受信する。信号５Ｌ
ＡＮからの各等ルチブレクサへの入力、すなわち書込み
アドレス用の入力は、信号５ＬＡＮを解析ライン周波数
で直接受信する第１の入力３６と、信号５ＬＡＮにより
増加されかつ画像同期パルスすなわち信号５ＩＡＮのパ
ルスにより初手取りされる４−ビットモデュロー１６カ
ウンタ３８からの信号を受信する４重人力とにより形成
される。同様に、信号５ＬＴＶからのマルチプレクサへ
の入力、すなわち読出しアドレス用の入力は、信号５Ｌ
ＴＶをＴＶライン周波数で直接受信する第１の入力３９
と、信号５ＬＴＶのパルスにより増加されかつ信号５Ｉ
ＴＶパルスにより初手取りされるモジエロー１６カウン
タ（４ビツト）４２からの信号を受信する４重入力とに
より形成される。各ラインでの画素のアドレスは、各メ
モリについて、この場合書込みモードか読取りモードか
いずれに有効であるかの事実にか＼わりなく使用される
ＴＶ規格の画素の周波数を有する信号Ｈにより増加させ
られ、かつ書込みモードでは信号５ＬＡＮにより読出し
モードでは信号５ＬＴＶにより初手取りされるカウンタ
４３を介して有効になされる。カウンタ４３は１０ビツ
トのカウンタで、それはラインの画素をカウントするの
に十分である。カウンタ４３は、例えば、ＨＣＭＯＳメ
モリの一部を形成する型ＩＣ１６３である。各ラインで
の画素のアドレス用のこの概念はマルチプレクサ３３．
３４．３５の大きさを５出力ビツトまで削減されるのを
許す。

画素のカウンタをアドレス動作の観点からカウンタ３８
および４２と組合わせることはさらに別の方法で可能で
あり、それはカウンタの数をＰから２に削減し、これと
は対照的に、マルチプレクサの大きさは増加され第２図
の例では５から１４出力ビツトに変化する。

第２図でラインメモリを適切に機能させるためには、回
路選択信号Ｃ３１，ＣＳ２．　ＣＳ３と読出し一書込み
信号ＷＥＩ、　ＷＢ２．　ＷＢ２の発生を許す論理がま
た必要である。またアドレスの発生のためには第１にの
べた６つの論理信号が同期信号５ＬＡＮと５ＩＡＮから
発生される。これを効果あらしめるため、第２図の回路
は一方では論理解析カウンタとして参照されるカウンタ
４４と論理解析デコーダ４５そしてまた一方では論理カ
ウンタＴＶ４６と論理デコーダＴＶ４７とを含む。要素
４４と４６は４重導線３７（と４１それぞれ）の最上位
出力ビットにより増加され、そして信号５ＩＡＮ　（と
５ＩＴＶそれぞれ）のパルスによって初手取りされる２
ビツトカウンタである。カウンタ４４と４６は、２重導
線でカウンタの出力信号を受信するデコーダ４５と４７
がデコーダの３つの第１の出力から０．１．２と名付け
た第３図示の信号を供給するように３状態分割器として
配置される。例えば、論理デコーダ４５に関しては、出
力０，１゜２はそれぞれの信号ＷＥ１．　ＷＢ２．　Ｗ
Ｂ２を発生する。

信号Ｃ５１（ＣＳ２．　ＣＳ３それぞれ）はそれらの入
力が論理デコーダ４５と４７の出力０（１，２それぞれ
）に接続されるＡＮＤゲート回路４８　（４９，５１そ
れぞれ）の出力で得られる。デコーダ４５と４７の出力
信号が、３Ｎライン周期に等しいそれらの周期と０．３
３に等しいそれらのデユーティサイクルに関して同じで
あるのは注目されるべきである。１つの特定のデコーダ
の３出力信号がＮまたは２Ｎライン周期だけ互いに位相
シフトしている。

第３図は第２図示回路のある信号とあるシーケンスの時
間に対する波形と機能の例を示している。

同図は信号５ＩＡＮと５ＩＴＶを示しており、それらは
示されている２４ＬＴＶ＋ε（１）互いに位相シフトさ
れ、これは本発明の方法で補正され得る２４ＴＶライン
周期にわたる正規の位相シフトに加うろことの寄生位相
シフトε（１）である、第３図で特定の場合ε（ｔ）＝
０に選択される。シーケンスＲＡＭ−匈とＲＡＭ−Ｒは
メモリブロックＲＡＭ２５．２６と２７がそれぞれ書込
まれたりまたは読出されたりの順序を示している。８ラ
イン周期を越えない信号５ＩＡＮのパルス５０の、互い
に逆方向の矢印５２によって記号的に示される正方向ま
たは逆方向のシフトが、信号Ｃ３Ｉ。

匈Ｅ１．　ＣＳ２．畦２．　ＣＳ３．讐Ｅ３の制御のも
とに得られ、重なりなしで有効になされるメモリブロッ
クの読出しや書込みの動作を可能ならしめることは注目
されるべきである。例えば、信号Ｃ３Ｉ　と畦ｌとは信
号ＤＣＲ４５−０（デコーダ４５の出力０）とＤＣＲ４
７−０（デコーダ４７の出力０）から得られ：信号←Ｅ
１は信号ＤＣＲ４５−０に同じく、信号ＣＳＩはさらに
論理機能から得られる： 第４図は第３図よりも大きなスケールで時間圧縮時間線
図を示しており、それにより本発明の第１の実施態様の
動作モードの説明が可能である。

第４図にはまた相互位相シフトが２４ＴＶライン周期と
２．５ＴＶライン周期（ｔ　（ｔ）　−２，５ＬＴＶ）
　（７）信号５ＩＡＮと５ＩＴＶとを示している。信号
５ＩＰＩは導線１９（第１図参照）上のパイロット画像
同期信号である。ラインシーケンスＲＡ賀−Ｗ−ＬとＲ
ＡＭ−Ｒ−Ｌに対応してシーケンスＲ＾ト綽とＲＡＭ−
Ｒが示されている。

解析画像のはじめから取り出される解析ラインの書込み
シーケンス、すなわち１から６２７はシーケンスＲＡＭ
−Ｗ−Ｌの上に示されている。同様にシーケンスＲＡＭ
−Ｒ−Ｌのはじめで、ＴＶ画像のはじめから取出される
ＴＶラインの読出しシーケンス、すなわち１から６２５
が示されている。矢印５３はシーケンスＲＡＭ−ＲとＲ
ＩＭ−Ｒ−Ｌについてフィールド帰線期間（ＴＶ画像の
）読出しのないことを示している。

ＲＡＭメモリからの読出しとへの書込みは同時には不可
能であるから、ラインメモリ１１の実現に関する他の基
本的な考え方は、連続的な画素の連続的なパケットへの
画素の書込みとからの読出しの考察に存し、各パケット
は画素の同じ数ｑを含んでおり（多分１と９画素間を含
む各ラインの最終パケットを除いて）、数ｑは好適には
２の倍数で好適には８に等しい。これは多重導線１３の
１部を形成するＰ導線の各々に直列に現われるビットが
ｑビットづつ並列に形成されることを意味し、この並列
整形はラインメモリ１１０入力変換器で有効に働らく。

メモリに記憶された後、最終的にはすなわち数ライン周
期後、同じメモリブロックでの９画素の与えられたパケ
ットからの読出し後、このパケットは画素のＴＶ周波数
でその並列形態から直列形態にラインメモ１月１の出力
変換器により変換される。画素の並列形態での変換には
例えば１５１’ｌＨｚ　％すなわち６６．６ｎｓの画素
周期、に等しい高周波数Ｆｐｉνが必要で、この周期は
一般に使用されるＲＡＭメモリのアクセス時間と同程度
である。より速いＲＡＭメモリおよび／またはより短い
画素周期では画素を並列形態にする必要のないことは注
目すべきことである。

前節で記載した技術では、総計Ｎ画像ラインの容量のＲ
ＡＭメモリアセンブリは十分である。このアセンブリは
与えられたオーダの画素のサンプルビットあたり１ブロ
ツクの割りで、２にバイトのＰブロックにより構成され
ている。第５図に、これらＳ　ＲＡＭメモリブロックの
１ブロツクが参照番号５５と入力変換器５６と出力変換
器５７で示されており；これら３つの要素は第１のサブ
−アセンブリを構成する。画像メモリ１１はｐ−１（す
なわち５）の別のサブ−アセンブリを具え、このサブ−
アセンブリは第１のサブ−アセンブリと同じで、その中
の１つが矩形５８で記号化され（ｌのみが図示されてい
る）、第１のサブ−アセンブリと同じ制御およびアドレ
ス信号を受信し、各サブ−アセンブリ用導線のデータ入
力と出力とのみが異なる。第５図の下の部分には、ＴＶ
画像ラインとｑＴＶ画素のパケットそれぞれをアドレス
し書込むためにカウンタ６２と６３、それぞれの解析さ
れた画像ラインとｑの解析画素のパケットをアドレスし
書込むためのカウンタ５９と６１が示されている。マル
チプレクサ６４は一方ではカウンタ５９と６１からの１
１の第１信号を他方ではカウンタ６２と６３からの１１
の第２の信号を受信する。クロックパルス基本発生器６
５は画素用ＴＶｉ格の周波数で画素の同期信号Ｈ（方形
波信号）を受信し、その出力は第６図示の信号Ｈ−４゜
Ｈ−８とＨ−８Ｌおよび信号Ｈを供給する。信号ト４（
と信号ト８それぞれ）は信号Ｈの４倍（と８倍それぞれ
）である周期を有する方形波信号で、信号Ｈ−４は信号
Ｈ−８に対しわずか先行する。信号Ｈ−８Ｌは信号Ｈ−
８と同じ周波数を有し、位相が反対でデユーティサイク
ルは１７８である。書込み一読出しサイクルは８画素周
期で有効になされ、それは変換器５６を満たしたりまた
は変換器５７を空にしたりするに必要な時間と一致する
。直列入力と並列出力（ＳＩＰＯ）を有する変換器５６
は、そのクロック入力で信号Ｈの制御のもとに画素単位
に右方へ伝播するデータビットＤＩを受信する。変換器
５ＩＰＯ５６は、例えば、入力ラッチ６６を備えたＨＣ
５９５である。５ＩＰＯが満たされると、その内容は論
理状態″０”における信号Ｈ−８Ｌの制御のもとにラッ
チ６６における１画素周期より短かい時間で入力ＬＨに
転送され（″ラッチイネーブル”）、一方ラッチの出力
は“１”状態での信号Ｈ−８により入力ＯＥで禁止され
る（“出力イネーブルパ）。ラッチ６６に含まれる情報
はそれに引続く４画素周期の間にメモリブロック５５に
はいるだろう。そのためメモリ５５の書込み一読出し入
力面での信号Ｈ二８は゛０°゛状態に変り、同時にイン
バータ６７によりＨ−８に変換された信号Ｈ−８を受信
する入力■が禁止される。さらに書込みモードにおける
アドレスを正確に切換えるため、回路の選択入力石は信
号１１−８の負遷移間゛１”状態であらねばならぬ信号
Ｈ−４を受信する。

そのために、信号）１−４のわずかの進みに対応する数
ダースｎｓのオーダ確立周期が関連付けられる。

入力面の外部制御がメモリ占有を削減するためこ−で使
用されるのは注目すべきことである。メモリ５５に書込
むため、マルチプレクサ６４はカウンタ５９の４出力信
号とカウンタ６１の７出力信号とを“０パ状態における
信号ト８の制御のちとにその人力Ｓで選択する。第２図
のカウンタ３８と同様、解析ラインカウンタ５９は信号
５ＩＡＮのパルスにより初手取りされ、信号５ＬＡＮの
パルスにより増加させられる。同様な方法で、８画素バ
ケットカウンタ６１は信号５ＬＡＮのパルスによりトリ
ガーされ、信号Ｈ−８のパルスにより増加させられる。

各ブロックＲＡＭ５５のアドレス入力６８での書込みア
ドレスは、かくて解析ライン画素の正確な空間シーケン
スと同じ時間経過シーケンスに従って８一画素解析パケ
ット用の各地のアドレスに続く。

次に、信号Ｈ−４がメモリの人力Ｃで°′０゛′に変化
し、ラッチ６６の入力面が“０°°状態の座席にある時
は、ラッチに含まれる情報はメモリの入力６８によりア
ドレスされるメモリ位置に転移され、２画素周期後、信
号Ｈ−４は再び“′１°゛状態に変化し、再びメモリを
書込みおよび読出しモードにと覧める。約３０ｎｓ後、
信号）１−８はまた“°１°”状態に変化し、それは次
に続く４画素周期のための続出しモードにメモリ５５と
マルチプレクサ６４をブリセントする。読出しモードで
アドレスアクセス時間Ｔへへが関連付けられるのを確実
にするため十分長い期間で読出しに先立つ時間が決定さ
れる。期間ＴＡＡは２から３画素周期程度で、例えば、
１２０ｎｓのアクセス時間を有するスタチックＣＭＯ３
ＲＡＭ　２Ｋ　Ｘ　８メモリを使用するのが可能である
。読出しモードのアドレスは書込みモードについて前に
述べたと同じ方法で、カウンタ５９と６１についてはカ
ウンタ６２と６３を、信号５ＩＡＮと５ＬＡＮ４．：−
ツイテは信号５ＩＴＶと５ＬＴＶを置換して効果的に処
理される。画素パケットの計数は信号Ｈ−８の制御のも
とにカウンタ６３の増加する人力でまた有効に処理され
る。ＴＡＡの期間の経過中、信号Ｈ−４は“０“′状態
に変化し、その後期間ＴＡＡが終了した後、また信号Ｉ
ｔ−８Ｌは出力変換器ＰＩＳＯ５７の負荷入力で°°０
°゛状態に変化する。

導線６８上のアドレス動作により得られる情報は次に１
画素周期より短い時間で５４におけるメモリ位置から、
この周期には、出力導線２２を介してその前の情報（ｓ
＋４）をすでに出力し終っている、変換器ＰｆＳＯ５７
に並列に送信される。変換器５７は、例えば、型ＰＩＳ
ＯＨＣ１６６である。同じ画素周期にラッチ６６が８個
の引続（画素の８情報ビツトの新らしいパケットを受信
するのは注目すべきことである。その後書込みと読出し
サイクルが再び開始される。

第６図にはメモリに書込まれるべき画素のシーケンスが
、Ｅ−ＡＮと記号がつけられ画素：ｅ＋ｉで構成され、
そしてまた読出されるべき画素のシーケンスが、５−Ｔ
Ｖと記号がつけられ読出されるべき画素：　Ｓ　＋　ｊ
で構成されている。信号１１−８の３つの半サイクルに
関して注入されるべき（→ＲＡＭ　）または読出される
べき（←ＲＡＭ）Ｐの８ビツトパケツトが交互に示され
ている。この交互の動作モードはまた、読出されて書込
まれるべき８画素パケットがそれぞれ形態：Ｓ／８．８
／８．　（Ｓ＋８）／８．　（Ｅ＋　８）　／８・・・
・で示されるシーケンスＥ−３で現わされている。第６
図はまたｐのＲＡＭメモリのデータのセット周期が、期
間ＴＡＡの読出し動作については領域６９に、ＴＡＡよ
り明白に短い期間の書込み動作については領域７１にハ
ツチ領域で指示されてＡ−ＲＡＭシーケンスに示されて
いる。

第７図は第２の時間線図で、ライン周期と同じスケール
で、第４図の線図に対応し、それによって第５図の回路
動作のモードを説明することが可能である。第４図に示
すごとく、信号５ＩＡＮとＳＩＴＶが示されるが、８ラ
イン周期ＴＶを通して１ライン周期ＴＶ　（５’　（ｔ
）　＝　−ＩＬＴＶ　）より短く相互位相シフトしてい
る。この第２の実施態様では画像同期信号ＴＶと基準画
像同期信号５ＩＰＩ間の正規位相シフトは、要求される
メモリ容量と同じ理由で、第１モードに関する位相シフ
トの１７３まで削減されている。例えば、方形波信号で
、それらの前縁で活性化される信号５ＬＡＮと５ＬＴＶ
が、それらと反対に、解析ラインを書込むためには対応
するラインシーケンスＲＡＭ−Ｗ’−Ｌで、ラインＴＶ
を読出すためには対応するラインシーケンスＲＡＭ−Ｒ
’−しで表わされている。

本発明はこれまで記載されてきた実施態様に限定される
ものではない。特に第２の実施態様の技術を支持して、
ビットの数が８とは異なるバイトを使用することも可能
である。例えば、４ビツトバイトを使用すると、２倍の
速度で動作し、書込み一読出しサイクルが２倍になる４
に×４ビットメモリが結果し；入力および出力変換器の
容量が半分に削減され、画素カウンタ６１と６３は７の
代りに８の出力ビットを具えねばならなくなるだろう。

３０ＭＨｚより高い画素の周波数については反対にＲＡ
Ｍメモリのブロックとして、これらブロックが市販され
ていわばＩＫＸ１６ビツトで組織されるべきである。２
つの上述の実施態様について、異なった画素周波数Ｆｐ
ＡとＦ’　ｐ　ｔ　ｖが意図され、第１図に示されてき
たものとは対照的である。上述の装置を精確に機能させ
るためには、要素２と１１間の処理チェーンに導線１３
の領域に、１画像ラインの容量を有し周波数Ｆ□で画素
を受信し周波数Ｆ　ｐｔｖで画素を供給するＦＩＦＯ型
のメモリ　（図示されず）を含ませることが必要であろ
う。

【図面の簡単な説明】

第１図は、本発明の基本原理を説明するための一般的ブ
ロック回路線図、 第２図は、本発明に係わる装置のラインメモリの第１の
実施態様のブロック回路線図、第３図は、第２図示第１
の実施態様の３ラインメモリブロツクの制御信号の発生
を示す時間線図、第４図は、画像およびライン周期が第
２図の第１の実施態様に従っていかに有効に処理される
かを示す時間線図、 第５図は、本発明の装置のラインメモリの第２の実施態
様のブロック回路線図、 第６図は、第５図示第２の実施態様でのＮ−ラインメモ
リ用制御信号の発生および動−作を示す時間線図、 第７図は、第５図の第２の実施態様の第４図と同じ関係
の時間線図である。 １・・・カメラ　　　　　　２・・・ディジタル装置３
・・・Ｄ／Ａ変換器　　　　４・・・モニタ５・・・ス
クリーン　　　　６・・・走査用モジュール７・・・検
出器ユニット　　８・・・電子走査回路１１・・・ライ
ンメモリ　　　１２・・・クロック発生器２５、２６．
２７・・・ＲＡＭメモリブロック２９・・・入力レジス
タ　　　３２・・・出力レジスタ３３、３４．３５・・
・マルチプレクサ３８、４２・・・４ビツトモジエロー
１６カウンタ４３・・・カウンタ　　　　　４４・・・
論理解析カウンタ４５・・・論理解析デコーダ ４６・・・論理カウンタＴＶ　　　４７・・・論理デコ
ーダＴＶ４８、４９．５１・・・ＡＮＤゲート回路５５
・−ＲＡＭメモリブロック ５６、５７・・・入力と出力変換器 ５９、６１，６２．６３・・・カウンタ６４・・・マル
チプレクサ ６５・・・クロックパルス発生器 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランベンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、解析が視野の順次または並列−順次走査を使用する
   カメラ解析器によって有効になされ、時間経過順次に解
   析される視野の画素を表わすディジタル形態のサンプル
   を順次に供給し、各サンプル画素がｐビットに並列にコ
   ード化されるディジタル装置と、Ｄ／Ａ変換器と、該Ｄ
   ／Ａ変換器の出力信号のテレビジョンモニタ（ＴＶモニ
   タ）への表示手段とを具えた光学−機械的解析動作をす
   る画像センサのテレビジョンとの両立性を確保する装置
   において、 その装置がさらに一方ではＮを整数とする とき、少なくともＮラインを有するラインメモリと他方
   では画像クロック発生器とを備え、前記ラインメモリは
   前記ディジタル装置と 前記Ｄ／Ａ変換器との間に配置され、光学−機械的解析
   の第１のライン速度で視野の画素を受信し、そしてこれ
   ら画素を時間に対しこれら速度間で変化する変動にかか
   わりなく、第２のＴＶライン速度で前記ＴＶモニタに供
   給するよう設計され、これらの変動はＴＶモニタ上での
   解析と再生間の瞬時シフトが最大Ｎライン変るようなも
   のであり、 前記画像クロック発生器は前記解析器と前 記ラインメモリに同じ周波数の画像同期信号、前記ライ
   ンメモリにＴＶ規格でラインおよび画素同期信号を供給
   することを特徴とする画像センサのテレビジョンとの両
   立性を確保する装置。 ２、特許請求の範囲第１項記載の装置において、前記ラ
   インメモリがＲＡＭメモリ（ランダム−アクセスメモリ
   ）であることを特徴とする画像センサのテレビジョンと
   の両立性を確保する装置。 ３、特許請求の範囲第２項記載の装置において、前記ラ
   インメモリがＸラインのＰブロックで構成され、ＰとＸ
   とは（Ｐ−３）Ｘ＜Ｎ≦ （Ｐ−２）Ｘであるような整数で、ここでＸ≦ＮでＰ≧
   ３であることを特徴とする画像センサのテレビジョンと
   の両立性を確保する装置。 ４、解析画素用入力レジスタとＴＶ規格の画素用出力レ
   ジスタを有する特許請求の範囲第３項記載の装置におい
   て、 Ｘ＝ＮでＰ＝３で、さらにその装置が前記 ＲＡＭメモリをアドレスするためのラインカウンタおよ
   び解析画素カウンタと、第１の解析デコーダに接続され
   るＮ解析ラインをカウントするカウンタと、ＴＶライン
   カウンタとＴＶ画素カウンタと、そして第２のデコーダ
   ＴＶに接続されるＮラインＴＶをカウントするカウンタ
   と、論理回路とを備え、 該論理回路は前記第１と第２のデコーダを 基本として書込み−読出し制御信号と回路選択制御信号
   を前記Ｐラインメモリブロックとマルチプレクサに供給
   し、これらＰブロックとマルチプレクサはすくなくとも
   前記ラインカウンタの出力信号により形成されるアドレ
   スを前記Ｐブロックに転送するべく前記書込み−読出し
   信号により制御されることを特徴とする画像センサのテ
   レビジョンとの両立性を確保する装置。 ５、特許請求の範囲第４項記載の装置において、前記解
   析画素カウンタとＴＶ画像カウンタが、ラインメモリの
   各ブロック用のカウンタ、すなわち前記ブロックと前記
   ブロックと関連するマルチプレクサとの間に各々配置さ
   れるＰのカウンタと一致することを特徴とする画像セン
   サのテレビジョンとの両立性を確保する装置。 ６、特許請求の範囲第２項に記載の装置において、 該装置が、Ｎラインまで削減されｐブロッ クに分配されるランダム−アクセスラインメモリと、 その容量がｑビットに等しくｑは２のべき 乗である解析画素ビットあたり１変換器の割合で、ｐの
   順次−並列変換器で形成される解析画素用入力レジスタ
   と、 ｑビットの容量を各々有するｐの並列−順 次変換器により形成されるＴＶ規格における画素出力レ
   ジスタと、 その容量が各入力および出力レジスタに接 続されるＮ／ｐに等しいライン数に取られるメモリブロ
   ックと、 それらの多重出力でマルチプレクサを介し て、書込みアドレス信号および読出しアドレス信号それ
   ぞれをｐメモリブロックの各々に供給する解析画素とＴ
   Ｖ画素それぞれをカウントするカウンタおよび解析ライ
   ンとＴＶラインそれぞれをカウントするカウンタと、 前記レジスタ、ブロックメモリ、マルチプ レクサおよびラインカウンタへ適切な制御信号を供給す
   る基本的なクロックパルス発生器と、を具えたことを特
   徴とする画像センサのテレビジョンとの両立性を確保す
   る装置。 ７、特許請求の範囲第１項から第６項いずれかに記載の
   装置において、前記ディジタル装置の出力と、前記ＴＶ
   モニタの入力と、前記ラインメモリの入力と出力とにお
   ける画素の速度がＴＶ画素のそれと等しいことを特徴と
   する画像センサのテレビジョンとの両立性を確保する装
   置。