JPS63281586A - 画像センサのテレビジョンとの両立性を確保する装置 - Google Patents

画像センサのテレビジョンとの両立性を確保する装置

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JPS63281586A
JPS63281586A JP63093299A JP9329988A JPS63281586A JP S63281586 A JPS63281586 A JP S63281586A JP 63093299 A JP63093299 A JP 63093299A JP 9329988 A JP9329988 A JP 9329988A JP S63281586 A JPS63281586 A JP S63281586A
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counter
memory
analysis
signal
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Application number
JP63093299A
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Inventor
ジャック・ロティバル
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/01Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0105Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、解析が視野の順次または並列−順次走査を
使用するカメラ解析器によって有効になされ、時間経過
順次に解析される視野の画素を表わすディジタル形態の
サンプルを順次に供給し、各サンプル画素がpビットに
並列にコード化されるディジタル装置と、D/A変換器
と、該D/A変換器の出力信号のテレビジョンモニタ(
TVモニタ)への表示手段とを具えた光学−機械的解析
動作をする画像センサのテレビジョンとの両立性を確保
する装置に関するものである。
本発明に係わる光学−機械的解析画像センサはミラー駆
動かミラーを備えたドラム回転のような可動光学要素を
具え、それらはフィールドおよびライン走査での高速動
作や自動位置制御の妨げとなる無視できない関連慣性に
より特徴付けられている。視野のかく解析される画像を
再生するためには、TVモニタが使用されその速度、す
なわちそのフィールドおよびライン走査周波数は解析器
自身により供給される。この動作モードには2つの欠点
がある。
第1には、機械的なスイープ、本質的には遅い応答時間
に起因する画像取得の不完全さがTVモニタのスクリー
ンに全体として再伝達され、特にライン同期の変動とカ
メラの角速度になる画素の収縮と伸長が関係している。
一方特に規格化のため、その規格が光学−機械解析の1
形態または他の形態に密接に関連付けられ、それで特に
そのライン速度がTV規格ではないTV信号の代りに、
例えばCCI RTVTV規格うな精確に規定されたT
V規格の画像信号を供給するのが可能であることが望ま
れる。これは2つの欠点を除去するため、本発明ではそ
の目的のためTV規格を満足する改善された画像をTV
ススクリーン上分解しかつ記憶するに必要な技術が同時
になされている。
本発明は並列走査を用いるカメラを除いて、順次または
並列−順次走査を使用するカメラに関係し、好適な並列
−順次走査で、これは順次走査と比較し同一の画像また
はフィールドを走査する時ライン走査装置の速度を1/
mにすることを可能とし、この事は同期の問題を軽減し
そして使用光検出器をm倍にすることで光検出器の速度
をおとすことを可能とする。並列−順次走査が適用され
る場合は、カメラのアナログ出力信号はm導線にわたり
並列に分配され公知のそして通常の方法はまさに、走査
変換すなわち視野のラインの空間順次に対応する時間経
過順次の画像ラインの順次形態の変換を有効に機能させ
るディジタル装置をカメラの下側に位置させる。か(て
順次ライン走査が得られ、画素自身は各ラインで順次に
解析される。
走査動作が順次形態が並列−順次形態かでなされること
にかかやらず、順次形態でのディジタルサンプルの順次
はディジタル装置の出力で得られ、各サンプルは画素を
表わしpビットにわたり並列にコード化される。この要
求では数値mが本発明を有効にもせずその実施態様を最
適化もしないことは注目されるべきことで、すべてこの
ことはディジタル装置がカメラに積載されるように生じ
、すべてこれらのあらゆる場合に順次走査が関係される
。公知の技術によれば、ディジタル化された出力信号は
D/A変換器により、そして情景の背景の連結、回転ま
たは除去のような異なった型のフィルタ動作または信号
処理動作が効果的になされるディジタル処理にモジュー
ルを介して変換された後TVモニタに印加される。従来
技術によれば、TVモニタの画像における不完全さは継
続し、特にライン解析器のセンサにおける欠陥や電気的
または機械的な擾乱、塵埃などのような種々の寄生欠陥
によるライン同期の変動が継続する。一方1画像あたり
の全ライン数はmラインを有する帯域の解析の場合には
mのに倍:例えばkXm=57X11=627ラインに
等しく、最後にラインとフィールド同期はカメラの運台
なよる動きのため不完全である。上述の不完全性は原理
的理由または技術的制限で補正され得ない。
公知の動作モードは使用されるTV受信機とその規格と
同じ画像周波数その解析器に与えている。
この動作モードは例えば英国特許GB第1,482,7
89号明細書より公知であるが、並列解析を使用するカ
メラに関して本発明とは異なる技術分野、すなわちライ
ン同期が問題とならない分野で使用されている。さらに
この公知の技術でその容量が探索される規格への変動を
確保するため、フィールドより多いか等しい、すなわち
技術的に複雑で経費がかかり、かつ解析と表示の間に著
しい遅延のある数百ラインもあるメモリが必要というの
は注目されるよう。
本発明の目的は、光学−機械的な並列順次または順次解
析を備えた画像センサのテレビジョンへの厳密な両立性
を確保することである。
さらに本発明の目的は、光学−機械的解析とTVモニタ
間でのTV規格への規格変換が必要であるとき、TVモ
ニタのスクリーン上での画像再生の安定を改善すること
にある。
上述の目的と従来技術の欠点は冒頭に規定した装置が以
下のように特徴付けられることにより達成され除去され
または抑制される。すなわち本発明画像センサのテレビ
ジョンとの両立性を確保する装置は、その装置がさらに
一方ではNを整数とするとき、少なくともNラインを有
するラインメモリと他方では画・像クロック発生器とを
備え、前記ラインメモリは前記ディジタル装置と前記D
/A変換器との間に配置され、光学−機械的解析の第1
のライン速度で視野の画素を受信し、そしてこれら画素
を時間に対しこれら速度間で変化する変動にかかわりな
く第2のTVライン速度で前記TVモニタに供給するよ
う設計され、これらの変動はTVモニタ上での解析と再
生間の瞬時シフトが最大Nライン変るようなものであり
、前記画像クロック発生器は前記解析器と前記ラインメ
モリに同じ周波数の画像同期信号、前記ラインメモリに
TV規格でラインおよび画素同期信号を供給することを
特徴とするものである。
本発明の基本的思想はD/A変換器の出力と解析器上の
接続と解くことにある。走査変換モジュールは次に唯1
つのディジタル装置に限定されるのみならず2つのブロ
ックを具えていてもよい。
これら2つのブロックは解析と同期のとれた映像を取得
する実際のディジタル化装置により構成される入力プロ
ツクと、TV時間軸、例えば両立性のとれるCCIRと
同期した前述と同じ映像を送信する出力ブロックとであ
る。
これら2つの時間軸は互いに時間に対する変動があり、
なにが付加的な役立つシステムを有することが必要で、
この場合それは精確な容量を有するラインメモリ(読出
し専用メモリ)で、映像をして変動の平均値が長い帰還
にわたり零である同じ変動をさせることの可能なよう適
切にアドレスがなされる。以下これらラインメモリの価
格、容積および/または遅延時間を最適化する、すなわ
ちできるだけ安価な大規模な市販のメモリ、好適にはラ
ンダムアクセスメモリを用いてこのメモリの容量または
アドレスを最小にする目的を有する2つの実施態様につ
いて以下に説明する。
かかるメモリは市販の先入れ先出し法(FIFO)形の
構成要素により実現され得るが、要求される容量は、数
ダースラインまでに削減はされるが、かなり経費がかか
る構成要素を必要とする。これに対し市販で大規模なR
AMメモリを使用すれば問題は解決される。
本発明に係わる装置の第1の実施態様は、前記ラインメ
モリが3つの各Nラインのランダム−アクセスメモリに
より構成され、さらに前記RAMメモリをアドレスする
ためのラインカウンタおよび解析画素カウンタと、第1
の解析デコーダに接続されるN解析ラインをカウントす
るカウンタと、TVラインカウンタとTV画素カウンタ
と、そして第2のTVデコーダに接続されるNTVライ
ンをカウントするカウンタと、論理回路とを具え、該論
理回路は前記第1と第2のデコーダを基本として書込み
一読出し制御信号と回路選択制御信号を前記ラインメモ
リブロックとマルチプレクサに供給し、これらブロック
とマルチプレクサはす(なくとも前記ラインカウンタの
出力信号により形成されるアドレスを前記ブロックに転
送するべく前記書込み一読出し信号により制御されるこ
とを特徴とするものである。
ここに選択されたものはある与えられた瞬時に任意のブ
ロックから読出しまたは書込むためで、同じブロックで
同時に数ラインを書込みまたは読出す可能性は除外され
る。その状態ではNラインの2ブロツクを各々有用にす
るのは不十分だが、Nラインの3ブロツクはラインメモ
リを構成するのに十分であるということが実現されねば
ならぬ。
本発明に係る第2の実施態様は、その装置が、Nライン
まで削減されPブロックに分割されるランダム−アクセ
スラインメモリと、その容量がqビットに等しくqは2
のべき乗である解析画素ビットあたり1変換器の割合で
、Pの順次−並列変換器により形成される解析画素用入
力レジスタと、qビットの容量を各々有するpの並列−
直列変換器により構成されるTV規格画素用の出力レジ
スタと、その容量が各入力および出力レジスタに接続さ
れるN/pに等しいライン数にとられるメモリブロック
と、それらの多重出力でマルチプレクサを介して、書込
みアドレス信号および読出しアドレス信号それぞれpメ
そりブロックの各々に供給する解析画素とTV画素それ
ぞれをカウントするカウンタおよび解析ラインとTVラ
インそれぞれをカウントするカウンタと、前記レジスタ
、ブロックメモリ、マルチプレクサおよびラインカウン
タへ適切な制御信号を供給する基本的なクロックパルス
発生器とを具えたことを特徴とするものである。
この第2実施態様では、Nラインの唯1のRAMメモリ
ブロックへの書込みとからの読出しの交互が1ライン周
期の速度で可能であり、これは第1の実施態様に関する
3によるメモリ容量の分割を可能とする。
好適にはディジタル装置の出力、TVモニタの入力での
画素の速度F□とFい、およびラインメモリの入力と出
力での画素の速度は、前述の2つの実施態様に関して装
置を簡易化するためTV画素の速度に等しい。このこと
はディジタル装置がもつ自由度の故にTVライン走査の
時間効率を100%以下にするのを可能とする(64μ
sの代りに例えば52μs)。
以下添付図面を参照し実施例により本発明の効果をわか
り易く説明する。
第1図に示すようなテレビジョンスクリーン上のフィー
ルド画像の再生に関して視野の光学−機械的解析を使用
するシステムは、縦続に配置された少なくとも以下の要
素:カメラ1、それ自身A/D変換器とメモリを含むデ
ィジタル装置に限定される走査変換器2、D/A変換器
3およびスクリーン5を有するTVモニタ4を具えてい
る。
カメラ1は走査用モジュール6、検出器ユニット7およ
び電子走査回路8を具え、要素6,7と8の組は解析器
を構成する。走査用モジュールは図示されてない対物レ
ンズが先行し、原理的な構成要素として例えば2つのイ
ンターレースされるフィールド用の光学的フィールド走
査要素と光学的ライン走査要素とを含んでいる。解析は
ライン順次に行なわれ、この場合カメラlの出力でのア
ナログ映像信号は唯1本の導線9またはmラインの東導
線により運ばれ、mライン東導線はm本の単1導線から
なる多重導線である。カメラは画像周波数Fi^、ライ
ン周波数FLAで特徴付けられるテレビジョンの準規格
に対応する適切な規格に従って動作する。例えば以下の
数値が使用される二Fia=25Hz F L a = 15675Hzすなわち1画像あたり
627ライン周期でそれから510の連続ライン周期が
510の有効ライン解析となる。
F□”=15MIIzすなわち1ラインあたり957画
素でそれから780の連続画素周期が780の有効画素
となる。
TVモニタ4はそれ自身画像周波数FiTV、ライン周
波数F、?7および画素F pryで特徴付けられるT
V規格に従って機能する。この規格は例えば2つのイン
ターレースされたフィールドで、フィールド周波数50
Hzいわば画像周波数: F zvv =25Hzを有
するTV CCIR規格である。その他の周波数は以下
の通りである: F LYV ”’156251!すなわち1画像あたり
625ライン周期でそれから510の連続ライン周期が
510の有効ライン表示となる。
F ptv =15MHzすなわち1ラインあたり96
0画素でそれから780の連続画素周期が780の有効
画素表示となる。
スクリーン4での解析と再生での平均有効情報出力が本
発明によれば同じであることは注目すべきで、それは有
効に処理するための内在的前提である。この段階では、
解決されるべき2つの問題があり:第1には、2つの規
格のフィールドとライン周波数の値に差があることであ
る。さらに解析規格の2つの周波数が機械的部材により
支配されるが故に、・それらは両者とも固定された周波
数と考えられるTV規格と同じ周波数に関して変動を受
け、比較されiこの周波数は電子的に発生されるもので
ある。例えば1000” / s ”程度のカメラ1の
突然の回転加速の間に画像解析周期は6ライン周期だけ
増加したりまたは減少したりし、すなわち1%程度の画
像周波数FiAの変化で、周波数F’taはまた匹敵す
る割合いで修正される。本発明によれば、ディジタイジ
ング装置(計数化装置)2とD/A変換器3との間に集
積数Nのラインを含むラインメモリ11ともう一方クロ
ック発生器12とを間挿することにより2つの規格が両
立性を持たされる。
ディジタイジング装置2はカメラ1から受信したアナロ
グ順次または並列信号を順次ディジタル信号に変換し、
例えば多重導線13で6ビツト(pビット)にわたり分
配され、それらは64の異なった可能な対照レベルを表
わしている。このディジタル信号は導線13によりライ
ンメモリ11に画素周波数で転送される。
画像とライン周期は要素1と2の間の2重導線14と要
素2と11の間の2重導線15により第1図に表示され
ている。導線14の向かい側の矢印16は解析規格5T
ANにより支配される装置の部分を記号化しており、導
線15の向かい側の矢印17は解析規格に近い中間規格
5TINにより支配される装置の部分を記号化し、そし
て矢印18は正確に規定されるテレビジョン規格5TT
Vにより支配される装置ののこりの部分を記号化してい
る。
クロック発生器12は電子走査回路8に、導線19を介
して、画像周波数F iTVで同期パルスを印加し、走
査用モジュールは自動的に制御され、これはFiA”’
FiTVを意味し、ラインメモリに3重導線21を介し
て周波数Ftyv +  FttvおよびFpTVそれ
ぞれで画像、ラインおよび画素の同期パルスを印加する
数ライン周期または数ダースライン周期に対応する位相
シフトが導線19と21上の画像駆動信号間に、ライン
メモリ11の緩衝動作に必要な平均時間に補償を意図す
る解析器の駆動を1つす\める形で導入されねばならぬ
。ラインメモリ11は多重導線22を介してTV規格の
信号をDハ変換器3にそのラインおよび画像周波数に関
して印加する。ディジタル テレビジボン システムで
ないと、この信号はその後アナログ形態でTVモニタ4
に導線23を介して伝達される。
それ自体公知な方法で、電子走査回路8は受信する画像
周波数F’iaに制御される周波数を有し、今の場合は
Fiア、に等しく、導線14上の画像同期信号が平均値
がF iTVに等しい周波数を有するようなある動的な
誤差を備えており、一方その瞬時値については数ライン
周期に等しい先行または遅延位相シフト、すなわち最大
±Uライン周期、があるのが注目されよう。
この瞬時のランダムな位相シフトは前記制御の大きな応
答時間に起因し、この制御リンクに含まれる機械的部材
に起因する。さらに2つの規格5TANと5TTV間ラ
イン周波数での偏倚に起因するVライン周期のシステム
的偏倚がこの第1の位相シフトに加えられる。2つの規
格5TANと5TTVをして両立性を持たしめるために
は、一方では解析画像同期パルスと他方ではTVパルス
との間の時間変動は、変るかもしれないが、次のように
考察されねばならぬ: 2u+v≦Nライン周期      (1)かくてライ
ンメモリ11の容量は規定され、その容量は少なくとも
Nラインに等しくなければならぬ(Nは整数)。
それで例えば11 =a 5でv=2ではN=16ライ
ンとなる。255ラインフイールドメモリの容量と比べ
てNの低い値はこれで明らかになろう。
解析がスフリーフ−5上の画像の再生として時間経過と
ともに有効になされるという事実が与えられ、インター
レースフィールドによる動作モードまたは動作の画像順
次モードが関連する時は、考慮されるべきメモリ11は
その一般的動作原理については非常に簡単な先入れ先出
し注型(first 1n−first out ty
pe、 FIFO)である。N画像ラインの容量の故に
市販のptpo構成の手段でメモ1月1を実現するのは
さらに可能であるが、小さいけれども、この要求される
容量は結果的にこれら高価な構成要素を数多く必要とす
る。第2図から第7図を参照して後述される2つの実施
態様による解決は、これとは対照的に、大規模に市販さ
れるランダム−アクセスメモリ(RAM)の使用を許し
、これは複雑性が制限をうけないアドレスの必要性が課
される。その一般的原理がすでに開示されてきた本発明
を有効にするこの段階で、第1の考え方はRAMメモリ
のNラインブロックを第1のライン率で書込み第2のラ
イン率でこのブロックを読出すことである。さて、RA
Mメモリへの書込みとからの読出しは技術的観点から同
時におこなうことは不可能である。それ故例えば複数の
Nラインブロックを用意し、ある時間中あるブロックへ
書込まれ、他のブロックから読出されるような方法が考
えられねばならぬ。Nラインの2つのブロックを用意す
るだけではその変動のため未だ十分ではない。
それ故メモリ11はすくなくとも上述の観点からNライ
ンの3つのブロックが必要である。上述の理由はメモリ
ブロックの各々がNより少ないライン数を含むかもしれ
ないということとそれらの数が次には増大されると仮定
されることから一般化される。RAMメモリブロックへ
の書込みとからの読出し間に依存性がなく、書込みと読
出し間のNラインの可能な変動とも関連した初歩的基準
の故に、XラインのPブロックのメモリブロック11の
構造(P−3)X<N≦ (P −2”) X    
 (2)となり、こ\でX≦N、 P≧3である。
第2.3.4図の第1の実施態様で保留される解、すな
わちP=3とX=Nはメモリのアドレスが最も簡単な形
態の解であり、ブロックの数Pが増加するにつれアドレ
ス動作の複雑性も増大する。
ラインメモリ11を簡潔にすることが問題解決には最善
の方法でその理由でこの解が好適である。しかしながら
、もし第1の選択基準が小さな容積ではなく価格であれ
ば、X<NとP>3が好適な選択である。Xが減少する
とメモリの容量が減少するのは注目すべきことで:例え
ば8ラインの4ブロツクは全容量32ラインで、一方1
6ラインの3ブロツクは全部で48ラインである。究極
では、メモリ11の容量がその最少(N+2ライン)で
ある各1ラインを有するP=N+2ブロックの極端な解
が得られ、アドレスを管理するのが著しくより複雑にな
り、容積に制限がなければ大規模生産のみがそれを正当
化する。適切な選択は結果として実際には使用される構
成要素の関数との妥協である。
第2図は本発明に係わる装置用に企画されたラインメモ
リ11の第1の実施態様の構成を示す。この構成は主と
して3つの同じRAMメモリブロック、すなわちブロッ
ク1,25、ブロック2,26とブロック3.27で形
成されている。少なくとも16ラインに等しい容量を有
する各ブロックは6ビツトの16にワードの形に組織さ
れ、各要素は6ビツトにわたり並列にエンコードされる
。そのためには、各ブロックは6倍のデータ入力DIと
6倍のデータ出力DOを有し、それは16にの異なった
アドレスを供給できる14の導線によりアドレスされ、
例えばラインアドレス用には4導線各ラインの画素アド
レス用に10導線が存在する。例えば負論理で機能する
各ブロックはさらに回路選択人力cTと書込み一読出し
入力能を有する。使用されるRA?Iメモリは、例えば
45nsのアクセス時間を有するメモリIDT6167
である。3つのブロックのデータ入力は6並列ビットを
持つ入力レジスタ29からくる共通の6導線バス28に
接続され、対称的に3つのブロックのデータ出力は6並
列ビット(p=6)を持つ出力レジスタ32に供給する
共通の6導線バス31に接続される。それらのクロック
入力では、レジスタ29と32とはそれら要素用にTV
規格の周波数で画素の同期信号Hを受信する。ラインの
アドレスはラインおよび画像同期信号で有効になされ、
すなわち書込みモードでは信号5LANと5IANが読
出しモードでは信号5LTVと5ITVが使用される。
メモリブロック25.26と27用の読出しおよび書込
み間には同じ導線が使用されるから、各マルチプレクサ
33゜34、35が信号5LANから発生する信号か信
号5LTVから発生する信号かをブロックのアドレス入
力にスイッチするために使用される。各マルチプレクサ
は選択人力Sで各メモリブロック25.26または27
の各入力能に印加される信号1ffl (Wr”、 市
と同じ信号酊面、酊丁それぞれ)を受信する。信号5L
ANからの各等ルチブレクサへの入力、すなわち書込み
アドレス用の入力は、信号5LANを解析ライン周波数
で直接受信する第1の入力36と、信号5LANにより
増加されかつ画像同期パルスすなわち信号5IANのパ
ルスにより初手取りされる4−ビットモデュロー16カ
ウンタ38からの信号を受信する4重人力とにより形成
される。同様に、信号5LTVからのマルチプレクサへ
の入力、すなわち読出しアドレス用の入力は、信号5L
TVをTVライン周波数で直接受信する第1の入力39
と、信号5LTVのパルスにより増加されかつ信号5I
TVパルスにより初手取りされるモジエロー16カウン
タ(4ビツト)42からの信号を受信する4重入力とに
より形成される。各ラインでの画素のアドレスは、各メ
モリについて、この場合書込みモードか読取りモードか
いずれに有効であるかの事実にか\わりなく使用される
TV規格の画素の周波数を有する信号Hにより増加させ
られ、かつ書込みモードでは信号5LANにより読出し
モードでは信号5LTVにより初手取りされるカウンタ
43を介して有効になされる。カウンタ43は10ビツ
トのカウンタで、それはラインの画素をカウントするの
に十分である。カウンタ43は、例えば、HCMOSメ
モリの一部を形成する型IC163である。各ラインで
の画素のアドレス用のこの概念はマルチプレクサ33.
34.35の大きさを5出力ビツトまで削減されるのを
許す。
画素のカウンタをアドレス動作の観点からカウンタ38
および42と組合わせることはさらに別の方法で可能で
あり、それはカウンタの数をPから2に削減し、これと
は対照的に、マルチプレクサの大きさは増加され第2図
の例では5から14出力ビツトに変化する。
第2図でラインメモリを適切に機能させるためには、回
路選択信号C31,CS2. CS3と読出し一書込み
信号WEI、 WB2. WB2の発生を許す論理がま
た必要である。またアドレスの発生のためには第1にの
べた6つの論理信号が同期信号5LANと5IANから
発生される。これを効果あらしめるため、第2図の回路
は一方では論理解析カウンタとして参照されるカウンタ
44と論理解析デコーダ45そしてまた一方では論理カ
ウンタTV46と論理デコーダTV47とを含む。要素
44と46は4重導線37(と41それぞれ)の最上位
出力ビットにより増加され、そして信号5IAN (と
5ITVそれぞれ)のパルスによって初手取りされる2
ビツトカウンタである。カウンタ44と46は、2重導
線でカウンタの出力信号を受信するデコーダ45と47
がデコーダの3つの第1の出力から0.1.2と名付け
た第3図示の信号を供給するように3状態分割器として
配置される。例えば、論理デコーダ45に関しては、出
力0,1゜2はそれぞれの信号WE1. WB2. W
B2を発生する。
信号C51(CS2. CS3それぞれ)はそれらの入
力が論理デコーダ45と47の出力0(1,2それぞれ
)に接続されるANDゲート回路48 (49,51そ
れぞれ)の出力で得られる。デコーダ45と47の出力
信号が、3Nライン周期に等しいそれらの周期と0.3
3に等しいそれらのデユーティサイクルに関して同じで
あるのは注目されるべきである。1つの特定のデコーダ
の3出力信号がNまたは2Nライン周期だけ互いに位相
シフトしている。
第3図は第2図示回路のある信号とあるシーケンスの時
間に対する波形と機能の例を示している。
同図は信号5IANと5ITVを示しており、それらは
示されている24LTV+ε(1)互いに位相シフトさ
れ、これは本発明の方法で補正され得る24TVライン
周期にわたる正規の位相シフトに加うろことの寄生位相
シフトε(1)である、第3図で特定の場合ε(t)=
0に選択される。シーケンスRAM−匈とRAM−Rは
メモリブロックRAM25.26と27がそれぞれ書込
まれたりまたは読出されたりの順序を示している。8ラ
イン周期を越えない信号5IANのパルス50の、互い
に逆方向の矢印52によって記号的に示される正方向ま
たは逆方向のシフトが、信号C3I。
匈E1. CS2.畦2. CS3.讐E3の制御のも
とに得られ、重なりなしで有効になされるメモリブロッ
クの読出しや書込みの動作を可能ならしめることは注目
されるべきである。例えば、信号C3I と畦lとは信
号DCR45−0(デコーダ45の出力0)とDCR4
7−0(デコーダ47の出力0)から得られ:信号←E
1は信号DCR45−0に同じく、信号CSIはさらに
論理機能から得られる: 第4図は第3図よりも大きなスケールで時間圧縮時間線
図を示しており、それにより本発明の第1の実施態様の
動作モードの説明が可能である。
第4図にはまた相互位相シフトが24TVライン周期と
2.5TVライン周期(t (t) −2,5LTV)
 (7)信号5IANと5ITVとを示している。信号
5IPIは導線19(第1図参照)上のパイロット画像
同期信号である。ラインシーケンスRA賀−W−LとR
AM−R−Lに対応してシーケンスR^ト綽とRAM−
Rが示されている。
解析画像のはじめから取り出される解析ラインの書込み
シーケンス、すなわち1から627はシーケンスRAM
−W−Lの上に示されている。同様にシーケンスRAM
−R−Lのはじめで、TV画像のはじめから取出される
TVラインの読出しシーケンス、すなわち1から625
が示されている。矢印53はシーケンスRAM−RとR
IM−R−Lについてフィールド帰線期間(TV画像の
)読出しのないことを示している。
RAMメモリからの読出しとへの書込みは同時には不可
能であるから、ラインメモリ11の実現に関する他の基
本的な考え方は、連続的な画素の連続的なパケットへの
画素の書込みとからの読出しの考察に存し、各パケット
は画素の同じ数qを含んでおり(多分1と9画素間を含
む各ラインの最終パケットを除いて)、数qは好適には
2の倍数で好適には8に等しい。これは多重導線13の
1部を形成するP導線の各々に直列に現われるビットが
qビットづつ並列に形成されることを意味し、この並列
整形はラインメモリ110入力変換器で有効に働らく。
メモリに記憶された後、最終的にはすなわち数ライン周
期後、同じメモリブロックでの9画素の与えられたパケ
ットからの読出し後、このパケットは画素のTV周波数
でその並列形態から直列形態にラインメモ1月1の出力
変換器により変換される。画素の並列形態での変換には
例えば151’lHz %すなわち66.6nsの画素
周期、に等しい高周波数Fpiνが必要で、この周期は
一般に使用されるRAMメモリのアクセス時間と同程度
である。より速いRAMメモリおよび/またはより短い
画素周期では画素を並列形態にする必要のないことは注
目すべきことである。
前節で記載した技術では、総計N画像ラインの容量のR
AMメモリアセンブリは十分である。このアセンブリは
与えられたオーダの画素のサンプルビットあたり1ブロ
ツクの割りで、2にバイトのPブロックにより構成され
ている。第5図に、これらS RAMメモリブロックの
1ブロツクが参照番号55と入力変換器56と出力変換
器57で示されており;これら3つの要素は第1のサブ
−アセンブリを構成する。画像メモリ11はp−1(す
なわち5)の別のサブ−アセンブリを具え、このサブ−
アセンブリは第1のサブ−アセンブリと同じで、その中
の1つが矩形58で記号化され(lのみが図示されてい
る)、第1のサブ−アセンブリと同じ制御およびアドレ
ス信号を受信し、各サブ−アセンブリ用導線のデータ入
力と出力とのみが異なる。第5図の下の部分には、TV
画像ラインとqTV画素のパケットそれぞれをアドレス
し書込むためにカウンタ62と63、それぞれの解析さ
れた画像ラインとqの解析画素のパケットをアドレスし
書込むためのカウンタ59と61が示されている。マル
チプレクサ64は一方ではカウンタ59と61からの1
1の第1信号を他方ではカウンタ62と63からの11
の第2の信号を受信する。クロックパルス基本発生器6
5は画素用TVi格の周波数で画素の同期信号H(方形
波信号)を受信し、その出力は第6図示の信号H−4゜
H−8とH−8Lおよび信号Hを供給する。信号ト4(
と信号ト8それぞれ)は信号Hの4倍(と8倍それぞれ
)である周期を有する方形波信号で、信号H−4は信号
H−8に対しわずか先行する。信号H−8Lは信号H−
8と同じ周波数を有し、位相が反対でデユーティサイク
ルは178である。書込み一読出しサイクルは8画素周
期で有効になされ、それは変換器56を満たしたりまた
は変換器57を空にしたりするに必要な時間と一致する
。直列入力と並列出力(SIPO)を有する変換器56
は、そのクロック入力で信号Hの制御のもとに画素単位
に右方へ伝播するデータビットDIを受信する。変換器
5IPO56は、例えば、入力ラッチ66を備えたHC
595である。5IPOが満たされると、その内容は論
理状態″0”における信号H−8Lの制御のもとにラッ
チ66における1画素周期より短かい時間で入力LHに
転送され(″ラッチイネーブル”)、一方ラッチの出力
は“1”状態での信号H−8により入力OEで禁止され
る(“出力イネーブルパ)。ラッチ66に含まれる情報
はそれに引続く4画素周期の間にメモリブロック55に
はいるだろう。そのためメモリ55の書込み一読出し入
力面での信号H二8は゛0°゛状態に変り、同時にイン
バータ67によりH−8に変換された信号H−8を受信
する入力■が禁止される。さらに書込みモードにおける
アドレスを正確に切換えるため、回路の選択入力石は信
号11−8の負遷移間゛1”状態であらねばならぬ信号
H−4を受信する。
そのために、信号)1−4のわずかの進みに対応する数
ダースnsのオーダ確立周期が関連付けられる。
入力面の外部制御がメモリ占有を削減するためこ−で使
用されるのは注目すべきことである。メモリ55に書込
むため、マルチプレクサ64はカウンタ59の4出力信
号とカウンタ61の7出力信号とを“0パ状態における
信号ト8の制御のちとにその人力Sで選択する。第2図
のカウンタ38と同様、解析ラインカウンタ59は信号
5IANのパルスにより初手取りされ、信号5LANの
パルスにより増加させられる。同様な方法で、8画素バ
ケットカウンタ61は信号5LANのパルスによりトリ
ガーされ、信号H−8のパルスにより増加させられる。
各ブロックRAM55のアドレス入力68での書込みア
ドレスは、かくて解析ライン画素の正確な空間シーケン
スと同じ時間経過シーケンスに従って8一画素解析パケ
ット用の各地のアドレスに続く。
次に、信号H−4がメモリの人力Cで°′0゛′に変化
し、ラッチ66の入力面が“0°°状態の座席にある時
は、ラッチに含まれる情報はメモリの入力68によりア
ドレスされるメモリ位置に転移され、2画素周期後、信
号H−4は再び“′1°゛状態に変化し、再びメモリを
書込みおよび読出しモードにと覧める。約30ns後、
信号)1−8はまた“°1°”状態に変化し、それは次
に続く4画素周期のための続出しモードにメモリ55と
マルチプレクサ64をブリセントする。読出しモードで
アドレスアクセス時間Tへへが関連付けられるのを確実
にするため十分長い期間で読出しに先立つ時間が決定さ
れる。期間TAAは2から3画素周期程度で、例えば、
120nsのアクセス時間を有するスタチックCMO3
RAM 2K X 8メモリを使用するのが可能である
。読出しモードのアドレスは書込みモードについて前に
述べたと同じ方法で、カウンタ59と61についてはカ
ウンタ62と63を、信号5IANと5LAN4.:−
ツイテは信号5ITVと5LTVを置換して効果的に処
理される。画素パケットの計数は信号H−8の制御のも
とにカウンタ63の増加する人力でまた有効に処理され
る。TAAの期間の経過中、信号H−4は“0“′状態
に変化し、その後期間TAAが終了した後、また信号I
t−8Lは出力変換器PISO57の負荷入力で°°0
°゛状態に変化する。
導線68上のアドレス動作により得られる情報は次に1
画素周期より短い時間で54におけるメモリ位置から、
この周期には、出力導線22を介してその前の情報(s
+4)をすでに出力し終っている、変換器PfSO57
に並列に送信される。変換器57は、例えば、型PIS
OHC166である。同じ画素周期にラッチ66が8個
の引続(画素の8情報ビツトの新らしいパケットを受信
するのは注目すべきことである。その後書込みと読出し
サイクルが再び開始される。
第6図にはメモリに書込まれるべき画素のシーケンスが
、E−ANと記号がつけられ画素:e+iで構成され、
そしてまた読出されるべき画素のシーケンスが、5−T
Vと記号がつけられ読出されるべき画素: S + j
で構成されている。信号11−8の3つの半サイクルに
関して注入されるべき(→RAM )または読出される
べき(←RAM)Pの8ビツトパケツトが交互に示され
ている。この交互の動作モードはまた、読出されて書込
まれるべき8画素パケットがそれぞれ形態:S/8.8
/8. (S+8)/8. (E+ 8) /8・・・
・で示されるシーケンスE−3で現わされている。第6
図はまたpのRAMメモリのデータのセット周期が、期
間TAAの読出し動作については領域69に、TAAよ
り明白に短い期間の書込み動作については領域71にハ
ツチ領域で指示されてA−RAMシーケンスに示されて
いる。
第7図は第2の時間線図で、ライン周期と同じスケール
で、第4図の線図に対応し、それによって第5図の回路
動作のモードを説明することが可能である。第4図に示
すごとく、信号5IANとSITVが示されるが、8ラ
イン周期TVを通して1ライン周期TV (5’ (t
) = −ILTV )より短く相互位相シフトしてい
る。この第2の実施態様では画像同期信号TVと基準画
像同期信号5IPI間の正規位相シフトは、要求される
メモリ容量と同じ理由で、第1モードに関する位相シフ
トの173まで削減されている。例えば、方形波信号で
、それらの前縁で活性化される信号5LANと5LTV
が、それらと反対に、解析ラインを書込むためには対応
するラインシーケンスRAM−W’−Lで、ラインTV
を読出すためには対応するラインシーケンスRAM−R
’−しで表わされている。
本発明はこれまで記載されてきた実施態様に限定される
ものではない。特に第2の実施態様の技術を支持して、
ビットの数が8とは異なるバイトを使用することも可能
である。例えば、4ビツトバイトを使用すると、2倍の
速度で動作し、書込み一読出しサイクルが2倍になる4
に×4ビットメモリが結果し;入力および出力変換器の
容量が半分に削減され、画素カウンタ61と63は7の
代りに8の出力ビットを具えねばならなくなるだろう。
30MHzより高い画素の周波数については反対にRA
Mメモリのブロックとして、これらブロックが市販され
ていわばIKX16ビツトで組織されるべきである。2
つの上述の実施態様について、異なった画素周波数Fp
AとF’ p t vが意図され、第1図に示されてき
たものとは対照的である。上述の装置を精確に機能させ
るためには、要素2と11間の処理チェーンに導線13
の領域に、1画像ラインの容量を有し周波数F□で画素
を受信し周波数F ptvで画素を供給するFIFO型
のメモリ (図示されず)を含ませることが必要であろ
う。
【図面の簡単な説明】
第1図は、本発明の基本原理を説明するための一般的ブ
ロック回路線図、 第2図は、本発明に係わる装置のラインメモリの第1の
実施態様のブロック回路線図、第3図は、第2図示第1
の実施態様の3ラインメモリブロツクの制御信号の発生
を示す時間線図、第4図は、画像およびライン周期が第
2図の第1の実施態様に従っていかに有効に処理される
かを示す時間線図、 第5図は、本発明の装置のラインメモリの第2の実施態
様のブロック回路線図、 第6図は、第5図示第2の実施態様でのN−ラインメモ
リ用制御信号の発生および動−作を示す時間線図、 第7図は、第5図の第2の実施態様の第4図と同じ関係
の時間線図である。 1・・・カメラ      2・・・ディジタル装置3
・・・D/A変換器    4・・・モニタ5・・・ス
クリーン    6・・・走査用モジュール7・・・検
出器ユニット  8・・・電子走査回路11・・・ライ
ンメモリ   12・・・クロック発生器25、26.
27・・・RAMメモリブロック29・・・入力レジス
タ   32・・・出力レジスタ33、34.35・・
・マルチプレクサ38、42・・・4ビツトモジエロー
16カウンタ43・・・カウンタ     44・・・
論理解析カウンタ45・・・論理解析デコーダ 46・・・論理カウンタTV   47・・・論理デコ
ーダTV48、49.51・・・ANDゲート回路55
・−RAMメモリブロック 56、57・・・入力と出力変換器 59、61,62.63・・・カウンタ64・・・マル
チプレクサ 65・・・クロックパルス発生器 特許出願人   エヌ・ベー・フィリップス・フルーイ
ランベンファブリケン

Claims (1)

  1. 【特許請求の範囲】 1、解析が視野の順次または並列−順次走査を使用する
    カメラ解析器によって有効になされ、時間経過順次に解
    析される視野の画素を表わすディジタル形態のサンプル
    を順次に供給し、各サンプル画素がpビットに並列にコ
    ード化されるディジタル装置と、D/A変換器と、該D
    /A変換器の出力信号のテレビジョンモニタ(TVモニ
    タ)への表示手段とを具えた光学−機械的解析動作をす
    る画像センサのテレビジョンとの両立性を確保する装置
    において、 その装置がさらに一方ではNを整数とする とき、少なくともNラインを有するラインメモリと他方
    では画像クロック発生器とを備え、前記ラインメモリは
    前記ディジタル装置と 前記D/A変換器との間に配置され、光学−機械的解析
    の第1のライン速度で視野の画素を受信し、そしてこれ
    ら画素を時間に対しこれら速度間で変化する変動にかか
    わりなく、第2のTVライン速度で前記TVモニタに供
    給するよう設計され、これらの変動はTVモニタ上での
    解析と再生間の瞬時シフトが最大Nライン変るようなも
    のであり、 前記画像クロック発生器は前記解析器と前 記ラインメモリに同じ周波数の画像同期信号、前記ライ
    ンメモリにTV規格でラインおよび画素同期信号を供給
    することを特徴とする画像センサのテレビジョンとの両
    立性を確保する装置。 2、特許請求の範囲第1項記載の装置において、前記ラ
    インメモリがRAMメモリ(ランダム−アクセスメモリ
    )であることを特徴とする画像センサのテレビジョンと
    の両立性を確保する装置。 3、特許請求の範囲第2項記載の装置において、前記ラ
    インメモリがXラインのPブロックで構成され、PとX
    とは(P−3)X<N≦ (P−2)Xであるような整数で、ここでX≦NでP≧
    3であることを特徴とする画像センサのテレビジョンと
    の両立性を確保する装置。 4、解析画素用入力レジスタとTV規格の画素用出力レ
    ジスタを有する特許請求の範囲第3項記載の装置におい
    て、 X=NでP=3で、さらにその装置が前記 RAMメモリをアドレスするためのラインカウンタおよ
    び解析画素カウンタと、第1の解析デコーダに接続され
    るN解析ラインをカウントするカウンタと、TVライン
    カウンタとTV画素カウンタと、そして第2のデコーダ
    TVに接続されるNラインTVをカウントするカウンタ
    と、論理回路とを備え、 該論理回路は前記第1と第2のデコーダを 基本として書込み−読出し制御信号と回路選択制御信号
    を前記Pラインメモリブロックとマルチプレクサに供給
    し、これらPブロックとマルチプレクサはすくなくとも
    前記ラインカウンタの出力信号により形成されるアドレ
    スを前記Pブロックに転送するべく前記書込み−読出し
    信号により制御されることを特徴とする画像センサのテ
    レビジョンとの両立性を確保する装置。 5、特許請求の範囲第4項記載の装置において、前記解
    析画素カウンタとTV画像カウンタが、ラインメモリの
    各ブロック用のカウンタ、すなわち前記ブロックと前記
    ブロックと関連するマルチプレクサとの間に各々配置さ
    れるPのカウンタと一致することを特徴とする画像セン
    サのテレビジョンとの両立性を確保する装置。 6、特許請求の範囲第2項に記載の装置において、 該装置が、Nラインまで削減されpブロッ クに分配されるランダム−アクセスラインメモリと、 その容量がqビットに等しくqは2のべき 乗である解析画素ビットあたり1変換器の割合で、pの
    順次−並列変換器で形成される解析画素用入力レジスタ
    と、 qビットの容量を各々有するpの並列−順 次変換器により形成されるTV規格における画素出力レ
    ジスタと、 その容量が各入力および出力レジスタに接 続されるN/pに等しいライン数に取られるメモリブロ
    ックと、 それらの多重出力でマルチプレクサを介し て、書込みアドレス信号および読出しアドレス信号それ
    ぞれをpメモリブロックの各々に供給する解析画素とT
    V画素それぞれをカウントするカウンタおよび解析ライ
    ンとTVラインそれぞれをカウントするカウンタと、 前記レジスタ、ブロックメモリ、マルチプ レクサおよびラインカウンタへ適切な制御信号を供給す
    る基本的なクロックパルス発生器と、を具えたことを特
    徴とする画像センサのテレビジョンとの両立性を確保す
    る装置。 7、特許請求の範囲第1項から第6項いずれかに記載の
    装置において、前記ディジタル装置の出力と、前記TV
    モニタの入力と、前記ラインメモリの入力と出力とにお
    ける画素の速度がTV画素のそれと等しいことを特徴と
    する画像センサのテレビジョンとの両立性を確保する装
    置。
JP63093299A 1987-04-17 1988-04-15 画像センサのテレビジョンとの両立性を確保する装置 Pending JPS63281586A (ja)

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FR8705527 1987-04-17
FR8705527A FR2614164B1 (fr) 1987-04-17 1987-04-17 Dispositif pour assurer la compatibilite television de senseurs d'image a analyse optico-mecanique

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US (1) US4924312A (ja)
EP (1) EP0287172B1 (ja)
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DE (1) DE3873136T2 (ja)
FR (1) FR2614164B1 (ja)

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DE3873136T2 (de) 1993-02-25
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FR2614164A1 (fr) 1988-10-21
EP0287172A1 (fr) 1988-10-19
EP0287172B1 (fr) 1992-07-29
DE3873136D1 (de) 1992-09-03

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