JPS63268254A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63268254A JPS63268254A JP10240687A JP10240687A JPS63268254A JP S63268254 A JPS63268254 A JP S63268254A JP 10240687 A JP10240687 A JP 10240687A JP 10240687 A JP10240687 A JP 10240687A JP S63268254 A JPS63268254 A JP S63268254A
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- 239000010410 layer Substances 0.000 abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に化合物半導体を用
いたマスクスライス方式の高速ゲートアレーに関する。
いたマスクスライス方式の高速ゲートアレーに関する。
半絶縁性・砒化ガリウム基板上に形成された集積回路（
以下単にＧａＡｓ ＩＣと記ず）は、その高電子移動
度に起因する高速性がら注目されている。特に、論理Ｉ
Ｃにおいては、マスタスライス方式によるケートアレー
が有効である。第３図（ａ）は従来のＧａＡｓゲートア
レーの基本内部セル部を示す半導体チップの平面図、第
３図（ｂ）は第３図（ａ）におけるＡ−Ａ’線断面図で
ある。
以下単にＧａＡｓ ＩＣと記ず）は、その高電子移動
度に起因する高速性がら注目されている。特に、論理Ｉ
Ｃにおいては、マスタスライス方式によるケートアレー
が有効である。第３図（ａ）は従来のＧａＡｓゲートア
レーの基本内部セル部を示す半導体チップの平面図、第
３図（ｂ）は第３図（ａ）におけるＡ−Ａ’線断面図で
ある。
電源線２は第２層金属で形成されるため、電源線２と平
行方向のセル間配線４は第２層金属で、及び電源線２と
垂直方向のセル間配線３は第１層金属で形成されねばな
らぬ事は明らかである。従って、本構造の場合、セル間
配線３と、電源線２との間には層間絶縁膜５を介して交
差配線容量が必す含まれるが、このような交差線容量は
セル間配線長が増す程増加することは明白である。
行方向のセル間配線４は第２層金属で、及び電源線２と
垂直方向のセル間配線３は第１層金属で形成されねばな
らぬ事は明らかである。従って、本構造の場合、セル間
配線３と、電源線２との間には層間絶縁膜５を介して交
差配線容量が必す含まれるが、このような交差線容量は
セル間配線長が増す程増加することは明白である。
一方、高移動度に起因する高速性を有するＧａＡｓ論理
ゲートにおいても、スイッチ速度は負荷容量の増加に伴
い劣化する事は言うまてもない。
ゲートにおいても、スイッチ速度は負荷容量の増加に伴
い劣化する事は言うまてもない。
ＧａＡｓ論理ゲートは、上記負荷容量の小さな場合、例
えばファンアウトが１の様な場合は基本ゲート遅延は１
００ｐｓ以下と極めて迅速であるが、負荷容量が付加さ
れた場合は２００〜４００ｐｓに劣化する。負荷容量を
構成する因子としてＧ古、ファンアウト、配線対接地容
量及び特に、電源線とセル間配線との交差配線容量とが
存在するが、この交差配線容量の影響は無視し得ない。
えばファンアウトが１の様な場合は基本ゲート遅延は１
００ｐｓ以下と極めて迅速であるが、負荷容量が付加さ
れた場合は２００〜４００ｐｓに劣化する。負荷容量を
構成する因子としてＧ古、ファンアウト、配線対接地容
量及び特に、電源線とセル間配線との交差配線容量とが
存在するが、この交差配線容量の影響は無視し得ない。
以下実例を用いて交差配線容量の影響を説明する。第４
図はファンアウト１の場合のＧａＡｓゲートアレイにお
ける基本ゲート遅延の実測値及び、計算値を示す特性図
である。本例は、第３図（ａ）、（ｂ）に示した従来例
のリンク発振器から求めた遅延時間と各基本ゲート間の
セル間配線長との関係を示すものである。図中に示され
る個数は、各ゲート間のセル間配線に含まれるセル間配
線と電源線との交差数を示している。同図において１．
実線で実測曲線、破線で実測値に対応した計算曲線、一
点鎖線で交差配線容量を除去した場合のゲート遅延時間
の予想曲線を示す。同図から、例えば、配線長３ｍｍ、
交差容量２６個の場合、セル間配線と電源線との交差配
線容量により、ゲート遅延時間は約２００ｐｓ／ゲート
から約４００／ｐｓゲートへと倍程度に劣化すること直
交する方向のセル間配線群、４は電源線と平行方向のセ
ル間配線群、５は眉間絶縁膜、６は半絶縁性砒化ガリウ
ム基板、７は電源線２とセル間配線群３の交差部に設け
られているギャップである。
図はファンアウト１の場合のＧａＡｓゲートアレイにお
ける基本ゲート遅延の実測値及び、計算値を示す特性図
である。本例は、第３図（ａ）、（ｂ）に示した従来例
のリンク発振器から求めた遅延時間と各基本ゲート間の
セル間配線長との関係を示すものである。図中に示され
る個数は、各ゲート間のセル間配線に含まれるセル間配
線と電源線との交差数を示している。同図において１．
実線で実測曲線、破線で実測値に対応した計算曲線、一
点鎖線で交差配線容量を除去した場合のゲート遅延時間
の予想曲線を示す。同図から、例えば、配線長３ｍｍ、
交差容量２６個の場合、セル間配線と電源線との交差配
線容量により、ゲート遅延時間は約２００ｐｓ／ゲート
から約４００／ｐｓゲートへと倍程度に劣化すること直
交する方向のセル間配線群、４は電源線と平行方向のセ
ル間配線群、５は眉間絶縁膜、６は半絶縁性砒化ガリウ
ム基板、７は電源線２とセル間配線群３の交差部に設け
られているギャップである。
本実施例において、セル間配線群３は第２層配線で形成
されている。又、セル間配線群３，４の交差部にもギャ
ップが存在している。
されている。又、セル間配線群３，４の交差部にもギャ
ップが存在している。
次に、この実施例の製造方法について説明する。
半絶縁性砒化ガリウム基板６上にＭＥＳ ＦＥＴ素子
群を形成したのち層間絶縁膜５を形成し、次に第２層配
線からなるセル間配線群３を形成後、電源線及びセル間
配線群４の形成工程の前に、セル間配線群３と電源線２
（及びセル間配線群４）との交差部に例えばポリイミド
等の支持台を選択的に形成し、その後選択金メッキ等の
方法で電源線２を形成する。この場合、交差部分のみに
前記支持台が存在するため電源線２は凹凸の断面形状を
有する。しかる後エツチング等の方法、好ましくは酸素
プラズマ等を用いた等方性エツチングで前記ポリイミド
等からなる支持台を除去して配線工程が終了する。なお
、支持台は完全に除去されなくても交差容量の低減効果
はあり、場合によっては機械的強度を保つため数パーセ
ント位残しておいてもよい。セル間配線群３と電源２と
の交差部の空隙（ギャップ７）には空気或いは他の周囲
雰囲気が存在するのみであり、その比誘電率は１となる
。更にセル間配線群３と電源線２との垂直方向距離は支
持台厚さにより制御でき電源線の幅が３μｍ〜数十μｍ
のとき２μｍ〜４μｍ程度まで拡げる事も可能である。
群を形成したのち層間絶縁膜５を形成し、次に第２層配
線からなるセル間配線群３を形成後、電源線及びセル間
配線群４の形成工程の前に、セル間配線群３と電源線２
（及びセル間配線群４）との交差部に例えばポリイミド
等の支持台を選択的に形成し、その後選択金メッキ等の
方法で電源線２を形成する。この場合、交差部分のみに
前記支持台が存在するため電源線２は凹凸の断面形状を
有する。しかる後エツチング等の方法、好ましくは酸素
プラズマ等を用いた等方性エツチングで前記ポリイミド
等からなる支持台を除去して配線工程が終了する。なお
、支持台は完全に除去されなくても交差容量の低減効果
はあり、場合によっては機械的強度を保つため数パーセ
ント位残しておいてもよい。セル間配線群３と電源２と
の交差部の空隙（ギャップ７）には空気或いは他の周囲
雰囲気が存在するのみであり、その比誘電率は１となる
。更にセル間配線群３と電源線２との垂直方向距離は支
持台厚さにより制御でき電源線の幅が３μｍ〜数十μｍ
のとき２μｍ〜４μｍ程度まで拡げる事も可能である。
上述の様に、交差部にエアブリッジ構造を用いる事によ
り、交差部の交差配線容量は大幅に低減でき、通常は無
視し得る。
り、交差部の交差配線容量は大幅に低減でき、通常は無
視し得る。
以上の様に本実施例によれば電源線と交差部にエアブリ
ッジ構造を様いる事により、セル間配線３及び４の両者
における電源線との、交差容量をほぼ完全に除去し得る
事は明らかである。
ッジ構造を様いる事により、セル間配線３及び４の両者
における電源線との、交差容量をほぼ完全に除去し得る
事は明らかである。
第２図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
本実施例では、セル間配線群３は第１層配線で、セル間
配線４は第２層配線で形成されてし）る。従って第１の
実施例とは異なり、電源線２も２層配線で形成し得るた
め、工程削減可能となる利点がある。
配線４は第２層配線で形成されてし）る。従って第１の
実施例とは異なり、電源線２も２層配線で形成し得るた
め、工程削減可能となる利点がある。
なお、以上の実施例において、セル間配線群３と４との
間はエアブリッジ交差構造にする必要はない。第１の実
施例でセル間配線群４を第１層配線で形成し、第２の実
施例ではギャップを設けなければよいのである。
間はエアブリッジ交差構造にする必要はない。第１の実
施例でセル間配線群４を第１層配線で形成し、第２の実
施例ではギャップを設けなければよいのである。
以上、いずれの実施例においても、ＧａＡｓ基板上に形
成されたゲートアレー集積回路の内部基本セル領域にお
ける電源線を互いに交差する事なく、平行に形成しかつ
上記電源線と直交するセル間配線群との交差部分にエア
ブリッジ構造を採用する事により、セル間配線と電源線
との交差配線容量をほぼ完全に除去し得、集積回路の高
速化を容易に実現できる。
成されたゲートアレー集積回路の内部基本セル領域にお
ける電源線を互いに交差する事なく、平行に形成しかつ
上記電源線と直交するセル間配線群との交差部分にエア
ブリッジ構造を採用する事により、セル間配線と電源線
との交差配線容量をほぼ完全に除去し得、集積回路の高
速化を容易に実現できる。
具体的には、従来配線長３ｍｍ程度のセル間配線の場合
、０．３５〜０．４０ｎｓ／ゲ一ト程度であったゲート
遅延時間を０．２０〜０．２５ｎｓ／ゲ一ト程度に高速
化する事ができた。
、０．３５〜０．４０ｎｓ／ゲ一ト程度であったゲート
遅延時間を０．２０〜０．２５ｎｓ／ゲ一ト程度に高速
化する事ができた。
以上２層配線構造のＧ ａ Ａ Ｓゲートアレーを例に
して説明したが、２層以上の多層配線構造の半導体集積
回路一般に本発明の適用しうろことは明らかであり、半
導体の種類も問わない。
して説明したが、２層以上の多層配線構造の半導体集積
回路一般に本発明の適用しうろことは明らかであり、半
導体の種類も問わない。
以上説明したように本発明は電源線とその他の配線との
交差部にギャップを設けることにより配線間の結合容量
を低減できるので半導体集積回路の高速化が可能となる
効果がある。
交差部にギャップを設けることにより配線間の結合容量
を低減できるので半導体集積回路の高速化が可能となる
効果がある。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図、第２図は本発明の第２の実施例の主要
部を示す半導体チップの断面図、第３図（ａ）は従来例
の主要部を示す半導体チップの平面図、第３図（ｂ）は
第３図（ａ）のＡ−Ａ′線断面図、第４図は従来例の配
線長とゲート遅延時間の関係を示す特性図である。 １・・・基板セル部、２・・・電源線、３，４・・・セ
ル間配線群、５・・・層間絶縁膜、６・・・半絶縁性Ｇ
ａ Ａ ｓ基板。 茅 ２ 回
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図、第２図は本発明の第２の実施例の主要
部を示す半導体チップの断面図、第３図（ａ）は従来例
の主要部を示す半導体チップの平面図、第３図（ｂ）は
第３図（ａ）のＡ−Ａ′線断面図、第４図は従来例の配
線長とゲート遅延時間の関係を示す特性図である。 １・・・基板セル部、２・・・電源線、３，４・・・セ
ル間配線群、５・・・層間絶縁膜、６・・・半絶縁性Ｇ
ａ Ａ ｓ基板。 茅 ２ 回
Claims (1)
- 電源線とその他の配線との交差部にギャップが設けられ
たエアブリッジ交差配線構造を有してなることを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240687A JPS63268254A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240687A JPS63268254A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268254A true JPS63268254A (ja) | 1988-11-04 |
Family
ID=14326554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240687A Pending JPS63268254A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205085B2 (en) | 2001-08-01 | 2007-04-17 | Jsr Corporation | Composition having permitivity being radiation-sensitively changeable and method for forming permitivity pattern |
-
1987
- 1987-04-24 JP JP10240687A patent/JPS63268254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205085B2 (en) | 2001-08-01 | 2007-04-17 | Jsr Corporation | Composition having permitivity being radiation-sensitively changeable and method for forming permitivity pattern |
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