JPS63267570A - サ−マルヘツドの保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、サーマル式プリンタ、ファクシミリ装置等の
ようにサーマルヘッドを有する機器に使されるサーマル
ヘッドは、発熱素子としての抵抗体に電流パルスを印加
して発熱させ、感熱紙を発色させたりフィルム上のイン
クを転写することにより印字データを印字するものであ
るが、このサーマルヘッドは抵抗体に印加される電流パ
ルスのパルス幅が異常に長くなると抵抗体が焼損して使
用できなくなる。ところが、サーマル式プリンタやファ
クシミリ装置等のシステムは通常マイクロコンピュータ
によって駆動制御されており、ノイズなどによる誤動作
や回路故障により抵抗体への通電パルス幅が制御不能に
なってサーマルヘッドが破壊されるおそれがあった。

このため、サーマルヘッドには従来からパルス幅異常に
対してサーマルヘッドを保護するための保護回路が設け
られている。第３図は従来のこの種の保護回路を示す図
であって、図中１はサーマルヘッド、２はシステムのマ
イクロプロセッサ（以下ＭＰＵと略称する）である。サ
ーマルヘッド１は８つのブロックに分割された抵抗体と
、各ブロック毎に抵抗体を発熱させて印字データに対応
する印字を行なわせるヘッドドライバとからなり、ヘッ
ドドライバはシフトレジスタ、ラッチ回路およびドライ
バトランジスタから構成される。

そして、マイクロプロセッサ２からデータ信号りおよび
クロック信号Ｃとしてシリアル転送された１ライン分の
印字データをシフトレジスタでパラレル変換し、ラッチ
信号りでラッチ回路にラッチする。この状態で、各ブロ
ックに対応するイネーブル信号ＥＮ１〜ＥＮ８がアクテ
ィブされるとドライバトランジスタがオンし、ブロック
毎に抵抗体が通電・発熱されてラッチ回路にラッチされ
ていた印字データが印字される。

上記イネーブル信号ＥＮ１〜ＥＮ８はそれぞれワンショ
ットマルチバイブレータ（以下ワンショット回路と称す
る）３と論理積ゲート４とからなる保護回路を介してサ
ーマルヘッド１に印加される。上記ワンショット回路３
はＭＰＵ２からの該当パルス信号Ｐ１〜Ｐ８がアクティ
ブになるときトリガされ一定時間幅ＱＷのパルス信号０
１〜Ｑ８を出力するものであり、この一定時間幅ＱＷは
ＭＰＵ２からのパルス信号Ｐ１〜Ｐ８のパルス幅ＰＷよ
りも長く、サーマルヘッド１の抵抗体が焼損に至る時間
よりも短く選定されている。そして、これらワンショッ
ト回路３がらのパルス信号Ｑ１〜Ｑ８とＭＰＬＩ２から
のパルス信号Ｐ１〜Ｐ８との各論理積出力がイネーブル
信号ＥＮＩ〜ＥＮ８となる。

第４ｆｉ−はこの従来回路の信号タイミング図であって
、ＭＰＵ２からのパルス信号Ｐ１〜Ｐ８はＰｌが非アク
ティブになるとＰ２がアクティブになる、という具合に
順次出力され、ワンショット回路３からのパルス信号０
１〜Ｑ８は、パルス信号Ｐ１〜Ｐ８の各立上がりに同期
してアクティブとなり、一定時間幅ＱＷを経過して非ア
クティブとなる。したがって、第２図中破線で示す如く
ＭＰＵ２の回路異常等により例えばパルス信号Ｐ１がア
クティブのまま連続しても、ワンショット回路３からの
パルス信号Ｑ１のパルス幅ＱＷに制限されるので、抵抗
体が焼損から保護される。

［発明が解決しようとする問題点］ しかるに、上述した従来のサーマルヘッドの保護回路に
おいては、各ブロック毎にワンショット回路３などのよ
うなタイマ礪能を有する回路を必要としており、多数の
ブロックを有するサーマルヘッド１を使用したシステム
では装置の大型化。

？！雑化、高価格化等の不具合を招いていた。また、ワ
ンショット回路３の場合は各回路毎に抵抗Ｒとコンデン
サＣとを必要とするのでＬＳＩ（大規模集積回路）化に
不向きであった。

そこで本発明は、多数のブロックを使用したサーマルヘ
ッドに対しても簡単かつ安価な構成で発熱体焼損の保護
をはかり得、小型化が可能でＬＳＩ化に適したサーマル
ヘッドの保護回路を提供することを目的とする。

［問題点を解決するための手段］ 本発明は、発熱素子からなる複数のブロックを有し、各
ブロック毎に電流パルスを印加して前記発熱素子を発熱
させることにより各ブロックに分割された１ライン分の
印字データを印字するサーマルヘッドに対し、各ブロッ
クへの通電パルス幅を周期とするパルス信号を発生させ
るパルス信号発生回路と、このパルス信号発生回路のパ
ルス信号に応じて前記電流パルスが印加されるブロック
を選択するシフトレジスタと、前記パルス信号発生回路
のパルス信号によりトリガされ前記通電パルス幅よりは
長く発熱体が焼損に至る時間よりは短い時間を計時する
タイマ回路と、このタイマ回路の計時出力と前記シフト
レジスタの選択出力との論理積出力により前記各ブロッ
クに電流パルスを印加させて前記サーマルヘッドを駆動
させる駆動回路とを備えた保護回路である。

［作用］ このような手段を講じたサーマルヘッドの保護回路であ
れば、パルス発生回路から発生される各ブロックへの通
電パルス幅を周期とするパルス信号に応じて電流パルス
が印加されるブロックがシフトレジスタにより選択され
るとともに、この通電パルス幅よりは長い時間がタイマ
回路により計時され、この計時出力とブロック選択出力
との論理積出力が駆動回路により該当ブロックに印加さ
れてサーマルヘッドが駆動される。

［実施例］ 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例を示す回路図であって、本実
施例のサーマルヘッド１１は従来のものと全く同一のも
のであり、ここでの説明は省略する。ＭＰＵ１２は１ラ
イン分の印字データをデータ信号りおよびクロック信号
Ｃによりシリアル送出するデータ送出回路、ラッチ信号
りを出力するラッチ発生回路のほかに、同期パルス信号
Ｓを発生させる同期パルス発生回路、タイミングパルス
信号Ｔを発生させるタイミングパルス発生回路等が内蔵
されている。上記同期パルス信号は前記データ信号の立
下がりに同期してアクティブとなる信号であって、シフ
トレジスタ１３の入力端子８１に印加される。タイミン
グパルス信号Ｔは前記サーマルヘッド１の各ブロック毎
に印加されるイネーブル信号ＥＮＩ〜ＥＮ８のパルス幅
を周期とするパルス信号であって、前記シフトレジスタ
１３のりＯツク端子ＣＫに印加されると同時に、ワンシ
ョット回路１４のトリガ端子Ｂに印加される。

シフトレジスタ１３はタイミングパルス信号Ｔをクロッ
クとして入力端子８１に印加されるアクティブなビット
を順次シフトさせることにより、前記サーマルヘッド１
の各ブロックに対応する出力端子０Ａ−ＱＨの出力を順
次アクティブするものであり、この出力端子ＱＡ−ＱＨ
の出力がアクティブとなることによりサーマルヘッド１
の対応するブロックが選択されたことになる。また、ワ
ンショット回路１４は前記タイミングパルス信号Ｔの立
上がりによってトリガされ、このタイミングパルス信号
Ｔよりは長く抵抗体が焼損する時間よりは短い時間を計
時してその間出力端子Ｑの出力をアクティブするもので
ある。そして、論理積ゲート群１５により前記シフトレ
ジスタ１３における各出力端子ＱＡ〜ＱＨの出力とワン
ショット回路１４における出力端子Ｑの出力との論理積
がそれぞれとられ、各論理積出力がイネーブル信号ＥＮ
１〜ＥＮ８としてサーマルヘッド１１の各ブロック毎に
印加されて、サーマルヘッド１１による印字が行なわれ
るものとなっている。

第２図は本実施例の保護回路における信号タイミング図
である。時点ｔｏにおいて、ＭＰＵ１２からサーマルヘ
ッド１１に１ライン分の印字データをデータ信号りおよ
びクロック信号Ｃとしてシリアル転送し終えると、ＭＰ
Ｕ１２からシフトレジスタ１３への同期信号Ｓがアクテ
ィブとなる。

なお、サーマルへラド１１に転送された印字データはサ
ーマルヘッド１１内のシフトレジスタによりパラレル変
換され、ラッチ信号りにしたがってラッチ回路にラッチ
される。

この状態で、時点ｔ１にて各ブロック毎の通電時間ＰＷ
を周期とするタイミングパルス信号Ｔがシフトレジスタ
１３のクロック端子ＣＫおよびワンショット回路１４の
トリガ端子Ｂに印加されると、シフトレジスタ１３の出
力端子。Ａがアクティブとなり、同時にワンショット回
路１４がトリガされて出力端子Ｑがアクティブとなる。

したがって、両者の論理積出力であるところの第１ブロ
ツクを駆動するイネーブル信号ＥＮ１がアクティブとな
ってこのブロックに対応する印字データが印字される。

しがる後、時点ｔ２においてタイミングパルス信号Ｔの
次のパルスが立上がると、シフトレジスタ１３でシフト
が行なわれて出力端子ＱＡが非アクティブとなり、出力
端子ＱＢがアクティブとなる。一方、ワンショット回路
１４の出力Ｑはワンショット回路１４の計時時間Ｑ　Ｗ
がタイミングパルス信号Ｔの周期Ｐｗよりも長いのでア
クティブのままトリガされ、再度計時を開始する。した
がって、イネーブル信＠ＥＮ１は時点ｔ２にて非アクテ
ィブとなり、代ってシフトレジスタ１３における出力端
子ＱＢの出力とワンショット回路１４における出力端子
Ｑの出力との論理積出力であるイネーブル信号ＥＮ２が
アクティブとなり、Ｗ１２ブロックの抵抗体が発熱する
。

以下、同様にしてイネーブル信号ＥＮ３゜ＥＮ４・・・
が順次アクティブとなり、サーマルヘッド１１の対応ブ
ロック毎に発熱体が発熱されて印字が行なわれる。

さて、今時点ｔ３においてマイクロプロセッサ１２のシ
ステム異常等によりタイミングパルス信号Ｔが異常とな
り、時点ｔ４にて非アクティブとなるところをアクティ
ブ状態が連続したとすると、シフトレジスタ１３にてシ
フトが行なわれないために出力端子ＱＦがアクティブ状
態を継続する。

これに対し、ワンショット回路１４では時点ｔ３にてタ
イムアツプ前にトリガされて出力端子Ｑのアクティブを
保持し、計時時間ＱＷが経過すると出力端子Ｑが非アク
ティブとなる。したがって、イネーブル信号ＥＮ６は時
点ｔ３にてアクティブとなり時点ｔ４にて非アクティブ
となるので、このイネーブル信号ＥＮ６に対応する第６
ブロツクの抵抗体が焼損するおそれはない。

その後、時点ｔ６においてタイミングパルス信号Ｔが正
常に復帰すると、シフトレジスタ１３でシフトが行なわ
れ、かつワンショット回路１４がトリガされてイネーブ
ル信号ＥＮ７がアクティブとなる。

このように本実施例においては、サーマルヘッド１１に
おける各ブロックの通電時間Ｐｗを周期とするタイミン
グパルス信号Ｔを発生され、このパルス信号をシフトレ
ジスタ１３のクロック信号とするとともに、上記通電時
間Ｐｗよりも長く抵抗体が焼損に至る時間よりも短い一
定時間を計時するワンショット回路１４のトリガ信号と
し、シフトレジスタ１３のアクティブ出力がクロック信
号に同期して順次シフトされることによりサーマルヘッ
ド１１の各ブロックを順次選択し、この選択出力と前記
ワンショット回路１４の計時出力との論理積出力を該当
ブロックのイネーブル信号ＥＮ１〜ＥＮ８としている。

したがって、タイミングパルス信号Ｔが正常時にはこの
パルス信号Ｔの周期ＰＷでイネーブル信号ＥＮ１〜ＥＮ
８のアクティブ状態が制限され、タイミングパルス信号
Ｔがアクティブ状態を連続した場合にはワンショット回
路１４の計時時間ＱＷによってイネーブル信号ＥＮＩ〜
ＥＮ８のアクティブ状態がＭ限される。その結果、イネ
ーブル信号ＥＮ１〜ＥＮ８がワンショット回路１４の計
時時間ＱＷよりも長くアクティブ状態を継続することが
ないので、サーマルヘッド１１の各ブロックに対応する
抵抗体を焼損から保護でき、サーマルヘッド１１の保守
性を高め得る。

かくして、本実施例によれば、１つのシフトレジスタ１
３と、１つのワンショット回路１４と、サーマルヘッド
１１のブロック数（この場合は８）に対応する数の論理
積ゲート１５とを組合わせた簡単な構成でサーマルヘッ
ド１１の燃焼保護を確実に行なうことができるので、従
来に比べて回路の大幅な簡略化、小型化および低コスト
化をはかり得る。また、アナログ要素のワンショット回
路１４が一つですむのでＬＳＩ化が可能である上、この
回路自体も高精度なものは必要としないので、安価に実
現できる。

なお、本発明は前記実施例に限定されるものではない。

例えば、前記実施例では８ブロツクに分割されたサーマ
ルヘッドに適用した場合を示したが、いかなるブロック
数に分割されたサーマルヘッドに対してもシフトレジス
タの出力端子数と論理積ゲート数が変化するだけで容易
に対応でき、回路の複雑化、大型化等を招くことはない
。また前記実施例ではサーマルヘッドの複数ブロックを
順次１ブロツクずつ駆動する場合を示したが、同時に複
数のブロックが駆動するサーマルヘッドに対してもシフ
トレジスタの構成を変更するだけで適用でき、何等問題
はない。さらに、本実施例では計時機能を有する回路と
してワンショット回路を用いたが、他の計時機能を有す
る回路を用いても同様な効果を奏するのは言うまでもな
い。このほか、本発明の要旨を逸脱しない範囲で種々変
形実施可能であるのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、多数のブロック
を使用したサーマルヘッドに対しても簡単かつ安価な構
成で発熱体焼損の保護をはかり得、小型化が可能でＬＳ
Ｉ化に適したサーマルヘッドの保護回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例の信号タイミング図、第３図は従来例の構成
を示す回路図、第４図は従来例の信号タイミング図であ
る。 １１・・・サーマルヘッド、１２・・・ＭＰＬＪ、１３
・・・シフトレジスタ、１４・・・ワンショット回路、
１５・・・論理積ゲート群。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 発熱素子からなる複数のブロックを有し、各ブロック毎
   に電流パルスを印加して前記発熱素子を発熱させること
   により各ブロックに分割された１ライン分の印字データ
   を印字するサーマルヘッドにおいて、前記各ブロックへ
   の通電パルス幅を周期とするパルス信号を発生させるパ
   ルス信号発生回路と、このパルス信号発生回路により発
   生されるパルス信号に応じて前記電流パルスが印加され
   るブロックを選択するシフトレジスタと、前記パルス信
   号発生回路のパルス信号によりトリガされ前記通電パル
   ス幅よりは長く前記発熱素子が焼損に至る時間よりは短
   い時間を計時するタイマ回路と、このタイマ回路の計時
   出力と前記シフトレジスタの選択出力との論理積出力に
   より前記各ブロックに電流パルスを印加させて前記サー
   マルヘッドを駆動させる駆動回路とを具備したことを特
   徴とするサーマルヘッドの保護回路。