JPS6325964A - Ｃ−ｍｏｓ型半導体集積回路装置 - Google Patents
Ｃ−ｍｏｓ型半導体集積回路装置Info
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- JPS6325964A JPS6325964A JP62030810A JP3081087A JPS6325964A JP S6325964 A JPS6325964 A JP S6325964A JP 62030810 A JP62030810 A JP 62030810A JP 3081087 A JP3081087 A JP 3081087A JP S6325964 A JPS6325964 A JP S6325964A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエピタキシャルシリコン単結晶基板を原基板と
するＣ−ＭＯＳ型半導体集積回路装置に関する。
するＣ−ＭＯＳ型半導体集積回路装置に関する。
従来のＣ−ＭＯＳ型半導体装置の代表的な構造の例を第
１図に示す、Ｎ型単結晶基板にＰウェルを形成し、Ｎ基
板にＰチャネル、Ｐウェル内にＮチャネルトランジスタ
を作り込んだものである。
１図に示す、Ｎ型単結晶基板にＰウェルを形成し、Ｎ基
板にＰチャネル、Ｐウェル内にＮチャネルトランジスタ
を作り込んだものである。
このような従来型のＣ−ＭＯＳ型半導体装置はＮ型基板
の不純物濃度の上限に制約がある。すなわち、Ｎ型基板
濃度を高くすると、それに見合っただけＰウェルの表面
濃度も高くせざるを得ないがこのようにすると両チャネ
ルのスレシェホールド電圧が高くなり周波数応答特性を
劣化させる。また、両チャネルのドレインのＰＮ接合容
量を増大せしめることによりさらに悪い結果を導く。さ
らに不純物濃度を高くすることは、両チャネルのスレシ
ュホールドｉ！王のバラツキを拡げることにもなり易く
、デバイス特性のバラツキを導くことになる。そこで従
来Ｃ−ＭＯＳ型半導体装置を設計する場合には５Ｘ１×
１０１４／−以下の不純物濃度を持ったＮ型基板を選択
するのが通例である。しかし低濃度基板すなわち１＠比
抵抗基板は電源配線から離れるとその抵抗が大きいが故
に電位差を生じ０−ＭＯＳ型半導体装置の一大欠陥であ
るラッチアップ現象を起し易い。すなわち従来型のＣ−
ＭＯＳは設計上の工夫によりかなり耐ラッチアノブ性を
向上出来るともあるが、基本的には耐ラツチアツプ性能
向上に不利な構造である。
の不純物濃度の上限に制約がある。すなわち、Ｎ型基板
濃度を高くすると、それに見合っただけＰウェルの表面
濃度も高くせざるを得ないがこのようにすると両チャネ
ルのスレシェホールド電圧が高くなり周波数応答特性を
劣化させる。また、両チャネルのドレインのＰＮ接合容
量を増大せしめることによりさらに悪い結果を導く。さ
らに不純物濃度を高くすることは、両チャネルのスレシ
ュホールドｉ！王のバラツキを拡げることにもなり易く
、デバイス特性のバラツキを導くことになる。そこで従
来Ｃ−ＭＯＳ型半導体装置を設計する場合には５Ｘ１×
１０１４／−以下の不純物濃度を持ったＮ型基板を選択
するのが通例である。しかし低濃度基板すなわち１＠比
抵抗基板は電源配線から離れるとその抵抗が大きいが故
に電位差を生じ０−ＭＯＳ型半導体装置の一大欠陥であ
るラッチアップ現象を起し易い。すなわち従来型のＣ−
ＭＯＳは設計上の工夫によりかなり耐ラッチアノブ性を
向上出来るともあるが、基本的には耐ラツチアツプ性能
向上に不利な構造である。
本発明はかかる欠点を除去したもので、その目的は耐ラ
ンチアップ性の高い０−ＭＯ３型半導体集積回路装置を
提供することにある。以下実施例に基いて本発明を説明
する。
ンチアップ性の高い０−ＭＯ３型半導体集積回路装置を
提供することにある。以下実施例に基いて本発明を説明
する。
第２図において（１）は本発明の骨子ともいうべき特徴
を持つ原羞板の略図である。（１）の図中１は比抵抗約
０．０２Ω−（ｍの不純物元素として砒素を含むＮ型単
結晶基板であり、結晶面方位は（１００）である。２は
１の上部に成長せしめたエピタキシャル層であり、その
不純物はリン、濃度は約２×１０１５７−である。また
層の厚さは８μｍである。
を持つ原羞板の略図である。（１）の図中１は比抵抗約
０．０２Ω−（ｍの不純物元素として砒素を含むＮ型単
結晶基板であり、結晶面方位は（１００）である。２は
１の上部に成長せしめたエピタキシャル層であり、その
不純物はリン、濃度は約２×１０１５７−である。また
層の厚さは８μｍである。
第２図の（２）は（１）の基板を用いて通常の８１ゲー
ト並びに選択配化のプロセスによって０−ＭＯＳを形成
したものの断面略図である。このようにして作り上げた
０−ＭＯ８集積回路と、エピタキシャル層と同濃度の単
結晶基板に同一工程で作ったＣ−ＭＯＳとを特性比較し
たところ、サージ電圧に対する耐性が本発明による前者
の方が数倍高い値を示した。すなわち基板の抵抗を下げ
ることにより耐ラフチアツブ性を格段に向上出来るので
ある。
ト並びに選択配化のプロセスによって０−ＭＯＳを形成
したものの断面略図である。このようにして作り上げた
０−ＭＯ８集積回路と、エピタキシャル層と同濃度の単
結晶基板に同一工程で作ったＣ−ＭＯＳとを特性比較し
たところ、サージ電圧に対する耐性が本発明による前者
の方が数倍高い値を示した。すなわち基板の抵抗を下げ
ることにより耐ラフチアツブ性を格段に向上出来るので
ある。
本発明は、エピタキシャル用の低抵抗基板として砒素を
不純物源としたが、この理由はエビ成長。
不純物源としたが、この理由はエビ成長。
Ｐウェル拡散に高温で長時間の熱処理を必要とするが、
これらの工程で極力基板からの不純物のが拡散しないよ
う、拡散系数の小である砒素を選択した。
これらの工程で極力基板からの不純物のが拡散しないよ
う、拡散系数の小である砒素を選択した。
本発明は耐ラツチアツーブ性の優れたＣ −Ｍ ＯＳで
あり、この効果のために電気的雑音の激しい環境下にお
いても使用可能なすぐれた特性を有するものである。
あり、この効果のために電気的雑音の激しい環境下にお
いても使用可能なすぐれた特性を有するものである。
第１図は従来の０−ＭＯ８集積回路の概要を示す断面図
である。図中１はＮ型Ｓ１単結晶基板、２はＰウェル、
３はＰチャネルＴｒを形成しているソース、ドレイン領
域としてのＰ＋拡散層、４はＮチャネルＴｒを形成して
いるソース、ドレイン領域としてのＮ＋拡教層である。 第２図は本発明による０−ＭＯＳの構造の一例を示すた
めの概略図である。（１）は基板を表し１はユ０２Ω−
備の不純物元素として砒素を含むＮ型単結晶基板であり
、２は１の上に成長せしめたエピタキシャル層である。 不純物としてリンを含み濃度は２Ｘ１０１’／−であり
、膜厚は８μｍである。 （２）は（１）の基板を用いて選択酸化ブロセマにより
０−ＭＯＳを形成したものの断面図であり、３はＰウェ
ルを表わしている。 以 上 ｆｉ１人 セイコーエプソン株式会社第１図 第２図 昭和６２年３月１２日
である。図中１はＮ型Ｓ１単結晶基板、２はＰウェル、
３はＰチャネルＴｒを形成しているソース、ドレイン領
域としてのＰ＋拡散層、４はＮチャネルＴｒを形成して
いるソース、ドレイン領域としてのＮ＋拡教層である。 第２図は本発明による０−ＭＯＳの構造の一例を示すた
めの概略図である。（１）は基板を表し１はユ０２Ω−
備の不純物元素として砒素を含むＮ型単結晶基板であり
、２は１の上に成長せしめたエピタキシャル層である。 不純物としてリンを含み濃度は２Ｘ１０１’／−であり
、膜厚は８μｍである。 （２）は（１）の基板を用いて選択酸化ブロセマにより
０−ＭＯＳを形成したものの断面図であり、３はＰウェ
ルを表わしている。 以 上 ｆｉ１人 セイコーエプソン株式会社第１図 第２図 昭和６２年３月１２日
Claims (1)
- ０．１Ω−ｃｍより低い比抵抗のＮ型シリコン単結晶
基板、前記Ｎ型シリコン単結晶基板上に形成された３〜
１５μｍの厚さで１×１０＾１＾４〜５×１０＾１＾５
／ｃｍ＾３のＮ型不純物を含むエピタキシャル層、前記
エピタキシャル層に形成され、かつ底面が前記Ｎ型シリ
コン単結晶基板に接するＰウェル、前記Ｐウェル及び前
記Ｐウェル以外の前記エピタキシャル層に形成されたＭ
ＯＳトランジスタからなることを特徴とするＣ−ＭＯＳ
型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030810A JPS6325964A (ja) | 1987-02-13 | 1987-02-13 | Ｃ−ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030810A JPS6325964A (ja) | 1987-02-13 | 1987-02-13 | Ｃ−ｍｏｓ型半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021103A Division JPS57134959A (en) | 1981-02-16 | 1981-02-16 | C-mos type semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325964A true JPS6325964A (ja) | 1988-02-03 |
Family
ID=12314046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030810A Pending JPS6325964A (ja) | 1987-02-13 | 1987-02-13 | Ｃ−ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325964A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190277A (en) * | 1975-02-05 | 1976-08-07 | Handotaisochino seizohoho | |
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
-
1987
- 1987-02-13 JP JP62030810A patent/JPS6325964A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190277A (en) * | 1975-02-05 | 1976-08-07 | Handotaisochino seizohoho | |
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
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