JPS63256084A - クロツク信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 一以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ作用 Ｇ　実施例 Ｇｌ　　クロック信号発生回路（第１図）Ｇ２’ＰＡＬ
方式のデジタル色副搬送波信号発生回路（第２図） Ｇａ　　ＮＴＳＣ方式のデジタル色副搬送波信号発生回
路（第３図） Ｈ発明の効果 Ａ　産業上の利用分野 本発明はデジタルＶＴＲ等のデジタル映像機器に適用し
て好適な、クロック信号発生回路に関する。

Ｂ　発明の概要 本発明はクロック信号発生回路に関し、基準バースト信
号及び後述するアナログ色副搬送波信号を位相比較し、
その比較出力によって、水平周波数の整数倍ではあるが
、色副搬送波周波数の整数倍でない周波数を有するクロ
ック信号を発生する可変発振器の発振周波数を制御し、
デジタル波形データの記ｔｑされたデジタル色副搬送波
信号発生回路に、可変発振器からのクロック信号をアド
レス信号として供給してデジタル色副搬送波信号を得、
このデジタル色副搬送波信号をＤ／Ａ変換して、上述の
アナログ色副搬送波信号を得るようにしたことにより、
安定なりロック信号が得られるようにしたものである。

Ｃ従来の技術 例えばコンポーネント型デジタルＶＴＲで用いられるシ
ステムクロック信号の周波数Ｆｃは、水平周波数Ｐｈの
整数倍ではあるが１色副搬送波周波数Ｐｓｃの整数倍で
はない周波数に選ばれていた。

そのシステムクロック信号の周波数Ｐｃは例えば、ＰＡ
Ｌ方式の場合は８６４Ｆｈ、、ＮＴＳＣ方式の場合は８
５８Ｆｈである。

従って従来は、このシステムクロック信号は、外部から
得られる基準水平同期信号を基にして、ＰＬＬで作るよ
うにしていた。

Ｄ　発明が解決しようとする問題点 このように、従来は水平周波数Ｆｈの整数倍ではあるが
、色副搬送波周波数Ｆｓｃの整数倍ではない周波数Ｆｃ
を有するクロック信号は、基準水平同期信号を基にして
作っていたため、安定性に欠けるという欠点があった。

かかる点に鑑み、本発明は水平周波数Ｆｈの整数倍では
あるが、色副搬送波周波数Ｆｓｃの整数倍でない周波数
Ｐｃを有するクロック信号の安定なものを得ることので
きるクロック信号発生回路を提案しようとするものであ
る。

Ｅ　問題点を解決するための手段 本発明によるクロック信号発生回路は、基準バースト信
号の供給される位相比較器（５）と、その位相比較器（
５）の比較出力に基づいて発振周波数が制御されて、水
平周波数の整数倍ではあるが、色副搬送波周波数の整数
倍でない周波数を有するクロック信号を発生する可変発
振器（７）と、デジタル波形データが記憶され、クロッ
ク信号がアドレス信号として供給されることにより、デ
ジタル色副搬送波信号が出力されるデジタル色副搬送波
信号発生回路（８）と、そのデジタル色副搬送波信号発
生回路（８）からのデジタル色副搬送波信号が供給され
てアナログ色副搬送波信号に変換されるＤ／Ａ変換器（
９）とを有し、そのＤ／Ａ変換器（９）からのアナログ
色副搬送波信号が位相比較器（５）に供給されて基準バ
ースト信号と位相比較されるようにしたものである。

Ｆ作用 かかる本発明によれば、位相比較器（５）によって、基
準バースト信号及びＤ／Ａ変換器（９）からのアナログ
色副搬送波信号が位相比較され、その比較出力によって
可変発振器（７）の発振周波数が制御され、この可変発
振器（７）からクロック信号が出力される。

デジタル波形データの記憶されたデジタル色副搬送波信
号発生回路＋８１に、可変発振器（７）からのクロック
信号が、アドレス信号として供給されて、これよりデジ
タル色副搬送波信号が得られ、これがＤ／Ａ変換器（９
）に供給されて、位相比較器（５）に供給すべきアナロ
グ色副搬送波信号が得れる。

Ｇ　実施例 Ｇ１　クロック信号発生回路 以下に、第１図を参照して、本発明によるクロック信号
発生回路の一実施例を詳細に説明しよう。

′入力端子（１１からの外部基準同期信号（外部基準映
像信号）（少なくとも、基準水平及び垂直同期信号、基
準バースト信号を含む信号で、以下単に基準信号という
）が、同期分離回路（２）及びバースト抽出回路（３）
に供給される。同期分離回路（２）によって、基準信号
から基準水平同期信号が分離される。この水平同期信号
は、バースト抽出回路（３）に供給され、ここでパース
トゲート信号が作られ、このパーストゲート信号によっ
て、基準信号から基準バースト信号が抽出される。

この基準バースト信号は、位相比較器（５）に供給され
て、後述するローパスフィルタαωからのアナログ色副
搬送波信号と位相比較される０位相比較器（５）の比較
出力は、ローパスフィルタ（６）を通じて電圧制御型可
変発振器（７）に供給されて、その発振周波数が制ｉｎ
される。この可変発振器（７）から、システムクロック
信号Ｃにが出力される。このシステムクロック信号ＣＫ
の周波数Ｆｃは例えば、ＰＡＬ方式の場合は８６４Ｐｈ
、 ＮＴＳＣ方式の場合は８５８Ｆｈ で、これらクロック信号ＣＫは水平周波数Ｆｈの整数倍
ではあるが、色副搬送波周波数Ｆｓｃの整数倍でない周
波数を有する。

このクロック信号Ｃには、デジタル波形データの記憶さ
れたデジタル色副搬送波信号発生回路（８）にアドレス
信号として供給される。このデジタル色刷＊４波信号発
生回路（８）の構成は、第２図（ＰＡＬ方式の場合）及
び第３図（ＮＴＳＣ方式の場合）を参照して後述する。

このデジタル色副搬送波信号発生回路（８）から、第１
のデジタル色副搬送波信号Ｓ０１及びこれと９０”位相
を異にする第２のデジタル色副搬送波信号Ｓｅｔが出力
される。この第１及び第２のデジタル色副搬送波信号Ｓ
Ｃ，，ＳＣｔの色副搬送波周波数Ｆｓｃは、 ＰＡＬ方式の場合は、 Ｆｓｃ＝　（１１３５／　４　＋　１　／６２５）　・
ＦｈＮＴＳＣ方式の場合は、 Ｆｓｃ　＝　（９１０／　４　）　・Ｆｈである。

デジタル色副搬送波信号発生回路（８）からの第１のデ
ジタル色副搬送波信号ＳＣ＋　は、Ｄ／Ａ変換器（９）
に供給されてアナログ色副搬送波信号に変換された後、
ローパスフィルタＯＩを通じて位相比較器（５）に供給
されて、上述の如くバースト抽出回路（３）からの基準
バースト信号と位相比較される。

しかして、位相比較器（５）、ローパスフィルタ（６）
、可変発振器（７）、デジタル色副搬送波信号発生回路
（８）、Ｄ／Ａ変換器（９）及びローパスフィルタ０１
にて、ＰＬＬ　（４１が構成される。

０４１は、コンポーネント映像信号を、カラー映像信号
（コンポジットカラー映像信号）に変換するエンコーダ
で、このエンコーダ０４）に、上述の可変発振器（７）
からのシステムクロック信号ＣＫ並びにデジタル色副搬
送波信号発生回路（８）からの第１及び第２のデジタル
色副搬送波信号ｓｃ、、　ｓｃ、が供給される。

エンコーダ（財）では、位相差が９０”の第１及び第２
のデジタル色副搬送波信号ＳＣＩ、　ｓｃｚを、夫々入
力端子ＯＤ、＠からの第１及び第２のデジタル色信号（
デジタル赤色差及び青色差信号又はデジタル！及びＱ信
号）Ｃ，、Ｃ，で平衡変調し、その両デジタル被変調信
号を加算することにより、デジタル搬送色信号Ｃを得る
ようにしている。

そして、デジタル加算回路（へ）で、入力端子（至）か
らのデジタル輝度信号Ｙと、エンコーダａ０からのデジ
タル搬送色信号Ｃとを加算し、出力端子０１にデジタル
カラー映像信号（コンポジットカラー映像信号）Ｍを得
る。

又、上述のクロック信号ＣＫは、図示せざるも、タイム
ベースコレクタ（ＴＢＣ）にも供給される。

ＧＺＰＡＬ方式のデジタル色副搬送波信号発生回路 次に、第２図を参照して、ＰＡＬ方式のデジタル色副搬
送波信号発生回路の一例を説明する。

第２図において、（３１）、（３２）はメモリで、メモ
リ（３１）、　（３２）には、１周期分の正弦波及び余
弦波がＰ分割され、その各点のＰ個の瞬時振幅データが
記憶されているものとする。　（３３）は、クロック信
号に基づいてアドレス信号を発生し、そのアドレス信号
をメモリ（３１）　、　（３２）に供給するアドレス信
号発生回路（位相算出回路）である、そして、例えばメ
モリ（３１）から読み出すべきデジタル正弦波データの
周波数をＦ３、クロック信号の周波数をＰｃとする。

今、このメモリ（３１）から読み出されるデジタル正弦
波データの任意の時間ｔにおける位相をφとすると、こ
れは次式のように表される。

φ＝φ。＋２πＦｓ−ｔ　　　　　　　・・・＋１１こ
こで、φ。は初期位相を表す。

次ぎに、ｍをメモリ（３１）に対する読み出しアドレス
カウンタ（図示せず）の計数値とすると、このカウンタ
によってｍ個のクロック信号が計数される時間りは、次
式のように表される。

ｔ　＝ｍ　・（１／Ｆｃ）　　　　　　　　　−・・（
２１この（２）式を（１）式に代入すると、（１）式は
次式のように表される。

φ−φ。＋２π（Ｆｓ／Ｐｃ）　・ｍ　　　　−（３１
そこで、周波数Ｆｓ、　ＦｃＯ比を、共通因子を持たな
い整数の比Ｆｓ：Ｆｃ＝Ｎ：Ｍで表すと、（３）式は次
式のように表される。

φ＝φ。＋２が（Ｎ／Ｍ）・ｍ　　　・・・（４）初期
位相φ、は、計数値ｍの初期値としてｍ。

を含めることにより除外できるので、ｍ、−Ｑとすると
、（４）式は次式のように表される。

φ＝２π（Ｎ／Ｍ）・ｍ　　　　　　・・・（５）そし
て、上述したように、正弦波の１周期分がＰ分割され、
そのＰ個の各瞬時振幅データがメモリ（３）に記憶され
ているので、これを考慮すると、（５）式は次式のよう
に表される。

φ−（２π／　Ｐ）　・（Ｐ　−Ｎ／Ｍ）　−ｍ　　　
・ｆ６１この（６）式は、位相φが、１波長をＰ分割し
た位相である２　ｎ　／　Ｐを単位として、（Ｐ−Ｎ−
ｍ／Ｍ）の数値に応じて増加していくことを示している
。

即ち、この（Ｐ　−Ｎ／Ｍ）・ｍがメモリ（３）のアド
レス値を示すことに成る。

更に説明するに、（３１）は、デジタルＵ軸色副搬送波
データの得られるｓｉｎＲＯＭ、（３２）は、デジタル
Ｖ軸色副搬送波データの得られるｃｏｓＲＯＭである。

又、（３４）は、色副搬送波の位相／ヒユー制御回路で
ある。

先ず、メモリ（３１）、　（３２）について説明する。

１周期分の正弦波が１０２４分割され、その各１０２４
個の瞬時振幅データ（例えば、８ビツト）がメモリ（３
１）に記憶され、同様に、１周期分の余弦波が１０２４
分割され、その各１０２４個の瞬時振幅データ（例えば
、８ビツト）がメモリ（３２）に記憶されているものと
する。

次ぎに、アドレス信号発生回路（３３）について説明す
る。　　ＰＡＬ方式の色副搬送波の周波数Ｐｓｃは、次
式のように表される。但し、Ｆｈは水平周波数を示す。

Ｆｓｃ　＝　（１１３５／　４　＋　１　／６２５）　
・Ｆｈクロック信号の周波数Ｐｃを、例えば８６４Ｆｈ
に選定する。かくすると、ｓｉｎＲＯＭ（３１）に供給
するアドレス信号のアドレス値（１０進数）は上述の（
３）。

（６）式から、次式のように表される。

アドレス値−（１０２４Ｘ　Ｐｓｃ／　Ｆｃ）　・ｍ　
＋　Ｋ−（（１０２４ｘ　（１１３５／　４　＋　１　
／６２５）Ｘ　Ｆｈ／８６４Ｆｈ）　Ｘ　ｍ　＋　Ｋ−
（３３６＋８／２７＋（５／２７）ｘＸ　（１／６２５
）　＋１／６２５）　Ｘ　ｍ　＋　Ｋ＝３３６ｘｍ＋　
（８／２７＋（５／２７）Ｘ　（１／６２５）　）　Ｘ
　ｍ　＋　（１／　６２５）Ｘ　ｍ　＋　Ｋ このＫは、カラーフレームパルス（８フイールドに付き
１回発生する）の発生時に於けるアドレス値の初期値で
、その値は、色副搬送波の位相／ヒエ−制御回路（３４
）の制御状態に応じて変化せしめられる。

尚、ｃｏｓＲＯＭ（３２）から出力されるデジタルＶ軸
色副搬送波データは、ライン数の奇偶に応じて位相反転
するため、ｃｏａＲＯＭ　（３２）に供給するアドレス
信号のアドレス値は、上述のｓｉｎＲＯＭ（３１）に供
給するアドレス値に、ライン毎に５１２　　（＝１０２
４／２）を加えたり、加えなかったりするようにしてい
る。

アドレス信号発生回路（３３）において、＾Ｃ３は、３
３６Ｘｍの演算を行うアキュムレータである。

このアキエムレータ＾Ｃ１は、１０ビツトの加算器Ａ、
及びｌＯビットのラッチ回路Ｌ３から構成される。加算
器Ａ３では、ランチ回路り、のラッチ内容（１０進数に
応じた２進数）と、３３６に対応する２進数と、後述す
るキャリー信号の１とが加算され、その加算出力がラッ
チ回路り、に供給されてラッチされる。ランチ回路Ｌｓ
には、周波数が８６４Ｆｈのクロック信号が供給される
と共に、８フイールドに１回発生するカラーフレームパ
ルスでクリア（ＣＬＲ）される。

このアキュムレータＡｃｔでは、ランチ回路Ｌ２のラッ
チ内容が、クロック信号の到来毎に３３６ずつ増加し、
キャリー信号の１が到来したときは、３３７増加し、１
０２４に成ると０に戻って再び増加する。

次に、（８／２７＋（５／２７）　　Ｘ　（１／６２５
））　Ｘ　ｍの演算を行って、キャリー信号を得る桁上
げアキエムレータＡＣ，について説明する。　ＳＷａは
、８及びｂ＝１３を切り換えるｎ＝５ビツトの切換えス
イッチ、Ｓ賀すは、Ｃ雷８＋　（３２−２７）＝１３及
びｄ−ｂ＋　（３２−２７＞−１８を切り換えるｎ＝＝
５ビットの切換えスイッチで、これらスイッチＳＨａ、
　Ｓｌは、周波数が８６４Ｆｈのクロック信号を１　／
６２５に分周する分周器（６２５進カウンタ）（３５）
の出力によって切換えられる。ここで、（３２−２７）
は３２に対する２７の補数である。尚、この分周器（３
５）はカラーフレームパルスによってクリア（ＣＬＲ）
される、そして、通常は、スイッチＳＷａからは８が出
力され、スイッチＳ−ｂからはＣ−１３が出力され、分
周器（３５）からパルス（カウンタのキャリー信号）が
出力されたときだけ、スイッチＳＷａからはｂ＝１３が
出力され、スイッチＳ訃からはｄ−１８が出力されるよ
うに、スイッチＳＷａ、　ＳＷｂが切換えられる。尚、
３２は、２７に最も近く、且つ２７より大きい２″の値
である。

Ａ　＋　、　Ａ　ｘは夫々ｎ＝５ビツトの加算器、ＳＷ
、はｎ−５ピントの切換えスイッチ、Ｌｌは、ｎ＝５ビ
ツトのラッチ回路、Ｌ、は１ビツトのランチ回路である
。ラッチ回路り、、Ｌｌには、周波数が８６４Ｆｈのク
ロック信号が供給されると共に、カラーフレームパルス
がクリア信号として供給される。

加算器Ａ＋では、ラッチ回路り、のラッチ内容（１０進
数に応じた２進数）と、スイッチＳＷａの出力たるＢ　
ｗ−９又はｂ−１３に対応する２進数とが加算され、そ
の加算出力がスイッチＳＷ、を通じてラッチ回路り、に
供給される。又、加算器Ａ８では、ランチ回路り、のラ
ッチ内容と、スイッチＳ−ｂの出力たるＣ＝１３又はｄ
−１８に対応する２進数とが加算され、その加算出力が
スイッチＳＷ。

を通じてラッチ回路Ｌ１に供給される。又、加算器Ａｔ
からのキャリー信号（加算出力が３２を越えると出力さ
れる）によってスイッチ罪、が切換えられると共に、そ
のキャリー信号がラッチ回路Ｌ！に供給される。

次に、この桁上げアキュムレータＡＣ，の動作を説明し
よう、先ず、加算器Ａ、に８が、加算器Ａ８にｃ＝１３
が供給される場合について説明する。

加算器Ａ！からキ＋り一信号が得られないときは、スイ
ッチ５ｌＩＩ　は加算器Ａ＋側に切換えられていて、ラ
ッチ回路Ｌ１のラッチ内容は、８から始まって、８ずつ
増加する。そして、加算器Ａ２の加算出力が３２を越え
ると、即ち加算回路Ａ１の加算出力が２７を越えると、
加算器Ａ２からキャリー信号１が出力され、これがラッ
チ回路Ｌ２に供給されてラッチされると共に、スイッチ
Ｓ−１は加算器Ａｔ側に切換えられて、加算器Ａｘで、
ラッチ回路り。

の内容から２７が減算されると共にそれに８が加算され
、即ちラッチ回路Ｌ１の内容と、（３２−２７）＋８＝
１３−ｃに対応する２進数とが加算され、その加算出力
が、ラッチ回路Ｌ１に供給されてラッチされ、その後ス
イッチ５ＩＩＪ、は再び加算器Ａ、側に切換えられる。

以後、この動作を繰り返す。

次に、分周器（３５）から分周出力が得られる毎に、加
算器Ａ１にｂ−８＋５−１３が、加算器Ａ２にｄ−ｂ＋
　（３２−２７）＝８＋５＋　（３２−２７）＝１８が
供給される場合について説明する。加算器Ａ８からキャ
リー信号が得られないときは、スイッチ罪、は加算器Ａ
１側に切換えられて、ラッチ回路り、のラッチ内容は、
ｂ−１３から始まって、ｂ−１３ずつ増加する。そして
、加算器Ａ８の加算出力が３２を越えると、即ち加算回
路Ａ１の加算出力が２７を越えると、加算器Ａ、からキ
ャリー信号１が出力され、′これがラッチ回路り。

に供給されてラッチされると共に、スイッチＳＷｌは加
算器Ａ２側に切換えられて、加算器Ａｘで、ランチ回路
り、の内容から２７が減算されると共にそれにｂ＝１３
が加算され、即ちラッチ回路Ｌ１の内容と、（３２−２
’？）＋１３−１８＝ａに対応する２進数とが加算され
、その加算出力がラッチ回路り、に供給されてラッチさ
れ、その後スイッチＳ−１は再び加算器Ａ、側に切換え
られる。以後、この動作を操り返す。

又、（１／６２５）ｘｍの演算は、分周器（３５）によ
って行われる。

ラッチ回路り重の出力及び分周器（３５）の各１ビツト
の出力は、パラレルイン／シリアルアウト回路（３６）
に供給されると共に、ＯＲゲー）　（３７）に供給され
る。ＯＲゲー）　（３７）の出力はロード信号として、
パラレルイン／シリアルアウト回路（３６）に供給され
る。そして、このパラレルイン／シリアルアウト回路（
３６）の１ビツトの出力、即ち桁上げアキエムレータＡ
ｃｔのキャリー信号及び分周回路（３５）の分周出力（
カウンタのキャリー信号）が、アキュムレータＡＣ，の
加算罪人、に供給される。

次に、色副搬送波の位相／ヒエ−制御回路（３４）につ
いて説明する。これは、１０ピントの加算器Ａ、と、１
０ビツトの切換えスイッチＳ６と、１０ビツトのランチ
回路り、とから構成されている。

このラッチ回路りうには、カラーフレーミングパルスが
ラッチパルスとして供給される。加算器Ａ。

に、ＩＯビットの色副搬送波の位相制ｍ信号と、８ビツ
トのヒユー制御信号とが供給されて加算され、その加算
出力と、色副搬送波の位相制御信号とが切換えスイッチ
Ｓ６に供給されて切換えられ、その切換え出力がラッチ
回路り、に供給されてラッチされる。このスイッチ５Ｉ
１１３は通常は加算器Ａ６側に切換えられており、水平
ブランキング期間だけ、色ｌ１ＩＩＩＩ送波の位相制御
信号の入力端子側に切換えられる。尚、色副搬送波の位
相制御信号及びヒユー制御信号は、夫々色副搬送波の位
相制御用及びヒユー制御用のボテンシッメータの出力を
Ａ／Ｄ変換器に供給してデジタル化して得たデジタル信
号である。そして、この色副搬送波の位相／ヒユー制御
回路の出力には加算器Ａ４に供給されて、ランチ回路し
、の出力と加算され、その加算出力がラッチ回路Ｌ４に
供給されてラッチされる。このラッチ回路Ｌ４にはクロ
ック信号が供給される。

かくして、このラッチ回路Ｌ４から、上述のアドレス値
−（１０２４ｘ　Ｆｓｃ／　Ｐｃ）　・ｍ　＋　Ｋ−（
１０２４Ｘ　（１１３５／　４　＋１　／６２５）ｘＦ
ｈ／８６４Ｆｈ）　Ｘ　ｍ　＋　Ｋ−（３３６＋　８　
／２７　＋（５／２７）Ｘ　（１／６２５）　＋１／６
２５）　Ｘ　ｍ　＋　Ｋ−３３６Ｘｍ＋　（８／２７＋
（５／２７）Ｘ（１／６２５））　Ｘｍ＋（１／６２５
）Ｘｍ＋に のアドレス信号が得られて、ｓｉｎＲＯＭ（３１）に供
給される。又、このアドレス値のアドレス信号が１０ピ
ントの加算器Ａ、に供給されて、５７２に対応する２進
数と加算され、その加算出力とランチ回路Ｌ４のラッチ
出力とが切換えスイッチＳ６に供給されて、ラインの奇
偶に応じて切換えられて、ｃｏｓＲＯＭ（３２）に供給
される。

かくして、ｓｉｎＲＯＭ（３１）からは、Ｕ軸のデジタ
ル色副搬送波データが出力され、ｃｏｓＲＯＭ（３２）
からは、ラインの奇偶に応じて位相が正逆に反転するＵ
軸のデジタル色副搬送波データが出力される。

０３　　ＮＴＳＣ方式のデジタル色副搬送波信号発生回
路 次に、第２図のＰＡＬ方式のデジタル色副搬送波信号発
生回路の回路構成の大部分を利用することにより実現し
たＮＴＳＣ方式のデジタル色副搬送波信号発生回路につ
いて第３図を参照して説明する。

尚、第３図において、第２図と対応する部分には、同一
符号を付して、重複説明を省略する。この第３図のＮＴ
ＳＣ方式のデジタル色副搬送波信号発生回路は、第２図
のＰＡＬ方式のデジタル色副搬送波信号発生回路におけ
る、スイッチＳＷａ、　５ｌｌｂｓ分周回路（３５）　
、パラレルイン／シリアルアウト回路（３６）、ＯＲゲ
ート（３７）、加算器ＡＳ、切換えスイッチＳｌ’ｌｔ
を省略すると共に、各回路のビット数、入力データ値を
変更したものである。

先ず、メモリ（３１）、　（３２）について説明する。

１周期分の正弦波が１０２４分割され、その各１０２４
個の瞬時振幅データ（例えば、８ビツト）がメモリ（３
１）に記憶され、同様に、１周期分の余弦波が１０２４
分割され、その各１０２４個の瞬時振幅データ（例えば
、８ビツト）がメモリ（３２）に記憶されているものと
する。

次ぎに、アドレス信号発生回路（３３）について説明す
る。ＮＴＳＣ方式の色副搬送波の周波数Ｐｓｃは、次式
のように表される。但し、Ｆｈは水平周波数を示す。

Ｆｓｃ　＝　（９１０／　４）ｌ’ｈ クロック信号の周波数Ｐｃを、例えば８５８Ｐｈに選定
する。かくすると、ｓｉｎＲＯＭ（３１）に供給するア
ドレス信号のアドレス値（１０進数）は上述の（３）。

（６）式から、次式のように表される。

アドレス値＝　（１０２４Ｘ　Ｆｓｃ／　Ｆｃ）　・ｍ
　＋　Ｋ−（１０２４Ｘ（９１０／４）ＸＦｈ／８５８
Ｆｈ）Ｘｍ＋に ＝　（２７１＋２２１／４２９）　ｘ　ｍ　＋　Ｋ＝２
７１　Ｘ　ｍ　＋　（２２１／４２９）　ｘ　ｍ　＋　
ＫこのＫは、カラーフレームパルス（４フイールドに付
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒユー制御回路（３
４）の制御状態に応じて変化せしめられる。

アドレス信号発生回路（３３）において、＾Ｃ１は、２
７１Ｘｍの演算を行うアキュムレータで、第２図と同様
な構成である。尚、クロック信号の周波数は８５８Ｆｈ
である。又、ラッチ回路り、は、４フイールドに１回発
生するカラーフレームパルスでクリア（ＣＬＲ）される
、このアキュムレータＡＣ。

では、ランチ回路り、のラッチ内容が、クロック信号の
到来毎に２７１ずつ増加し、キャリー信号の１が別法し
たときは、２７２ずつ増加する。

次に、（２２１／４２９）Ｘｍの演算を行って桁上げ信
号を得る桁上げアキュムレータＡＣ，について説明する
。　ＡＩ＋Ａｌは夫々ｎ−９ビツトの加算器、Ｓ−１は
ｎ−９ビツトの切換えスイッチ、Ｌｌは、ｎｗａ　９ビ
ツトのラッチ回路、Ｌヨは１ビツトのラッチ回路である
。ラッチ回路Ｌｌ、ＬＸには、周波数が８５８Ｐｈのク
ロック信号が供給されると共に、カラーフレームパルス
がクリア信号とじて供給される。

加算器Ａ１では、ラッチ回路Ｌ１のラッチ内容（１０進
数に応じた２進数）と、２２１に対応する２進数とが加
算され、その加算出力がスイッチＳ讐、を通じてラッチ
回路Ｌ１に供給される。又、加算器Ａ８では、ラッチ回
路Ｌ＋のランチ内容と・３０４−２２１＋　（５１２−
４２９）に対応する２進数とが加算され、その加算出力
がスイッチＳＷ＋を通じてラッチ回路鵬に供給される。

又、加算器Ａ２からのキャリー信号（加算出力が５１２
を越えると出力される）によってスイッチＳＷＩが切換
えられると共に、そのキャリー信号がラッチ回路Ｌ２に
供給される。

次に、この桁上げアキュムレータ＾Ｃ２の動作を説明し
よう。加算器Ａ！からキャリー信号が得られないときは
、スイッチＳＷ、は加算器Ａ１側に切換えられて、ラッ
チ回路Ｌ１のランチ内容は、２２１から始まって、２２
１ずつ増加する。そして、加算器Ａ３の加算出力が５１
２を越えると、即ち加算回路Ａ、の加算出力が４２９を
越えると、加算器Ａ、からキャリー信号１が出力され、
これがラッチ回路Ｌ！に供給されてランチされると共に
、スイッチＳＷＩ　は加算器Ａ２側に切換えられて、加
算器Ａ−で、ランチ回路Ｌ＋の内容から４２９が減算さ
れると共にそれに２２１が加算され、即ちラッチ回路Ｌ
ｌの内容と、２２１＋（５１２−４２９）−３０４に対
応する２進数とが加算され、その加算出力がラッチ回路
Ｌ１に供給されてラッチされ、その後スイッチＳＷＩ　
は再び加算器Ａ１側に切換えられる。以後、この動作を
繰り返す。

そして、このラッチ回路Ｌ４から、上述のアドレス値−
（１０２４Ｘ　Ｐｓｃ／　Ｆｃ）　−ｍ　＋　Ｋ＝　（
１０２４ｘ　（９１０／　４　）　ｘ　Ｐｈ／８５８Ｆ
ｈ）Ｘｍ＋に ＝　（２７１＋　（２２１／４２９）　ｘ　ｍ　＋　Ｋ
−２７１ｘ　ｍ　＋　（２２１／４２９）　ｘ　ｍ　十
にのアドレス信号が得られて、夫々ｓｉｎＲＯＭ（３１
）及びｃｏｓＲＯＭ（３２）に供給されることに成る。

かくして、ｓｉｎＲＯＭ（３１）からは、Ｕ軸のデジタ
ル色副搬送波データが出力され、ｃｏｓＲＯＭ（３２）
からは、■軸のデジタル色副搬送波データが出力される
。

Ｈ発明の効果 上述せる本発明クロック信号発生回路によれば、ＰＬＬ
構成で、基準バースト信号及びこれに同期して発生せし
められた色副搬送波信号の位相比較に基づいて発振周波
数が制御される可変発振からクロック信号を得るように
したので、水平周波数の整数倍であるが、色副搬送波周
波数の整数倍でない周波数を有するクロック信号の安定
なものを得ることができる。

【図面の簡単な説明】

第１図は本発明によるクロック信号発生回路の一実施例
を示すブロック線図、第２図及び第３図は夫々ＰＡＬ方
式及びＮＴＳＣ方式のデジタル色副搬送波信号発生回路
の各偶を示すブロック線図である。 （２）は同期分離回路、（３）はバースト抽出回路、（
４）はＰＬＬ、　＋５１は位相比較器、（６）はローパ
スフィルタ、（７）は可変発振器、（８）はデジタル色
副搬送波信号発生回路、（９）はＤ／Ａ変換器、ａ曙は
ローパスフィルタ、ａａはエンコーダ、０！９は加算回
路である。

Claims (1)

1. 【特許請求の範囲】 基準バースト信号の供給される位相比較器と、該位相比
   較器の比較出力に基づいて発振周波数が制御されて、水
   平周波数の整数倍ではあるが、色副搬送波周波数の整数
   倍でない周波数を有するクロック信号を発生する可変発
   振器と、 デジタル波形データが記憶され、上記クロック信号がア
   ドレス信号として供給されることにより、デジタル色副
   搬送波信号が出力されるデジタル色副搬送波信号発生回
   路と、 該デジタル色副搬送波信号発生回路からのデジタル色副
   搬送波信号が供給されてアナログ色副搬送波信号に変換
   されるＤ／Ａ変換器とを有し、該Ｄ／Ａ変換器からのア
   ナログ色副搬送波信号が上記位相比較器に供給されて上
   記基準バースト信号と位相比較されるようにしたことを
   特徴とするクロック信号発生回路。