JPS6325373B2 - - Google Patents
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- JPS6325373B2 JPS6325373B2 JP13640683A JP13640683A JPS6325373B2 JP S6325373 B2 JPS6325373 B2 JP S6325373B2 JP 13640683 A JP13640683 A JP 13640683A JP 13640683 A JP13640683 A JP 13640683A JP S6325373 B2 JPS6325373 B2 JP S6325373B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/324—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address using program counter relative addressing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、モード切替命令を持ち、このモード
切替命令によつて短い機械語命令長でもプログラ
ムを実行することができるデータ処理装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data processing device that has a mode switching instruction and can execute a program even with a short machine language instruction length using the mode switching instruction.
従来の構成とその問題点
第１図に従来のデータ処理装置の機能ブロツク
図を示す。１は機械語命令及びデータを記憶する
メモリ、２は論理演算や算術演算を行う演算手
段、３はメモリ１のアドレスを計算するアドレス
計算手段である。４はメモリ１から取出したOP
コード部を一時記憶する命令レジスタである。５
は命令レジスタ４に一時記憶されたOPコード部
をデコードし、メモリ１、演算手段２、アドレス
計算手段３を制御する制御手段である。Conventional configuration and its problems FIG. 1 shows a functional block diagram of a conventional data processing device. 1 is a memory for storing machine language instructions and data; 2 is a calculation means for performing logical operations and arithmetic operations; and 3 is an address calculation means for calculating the address of the memory 1. 4 is the OP retrieved from memory 1
This is an instruction register that temporarily stores the code section. 5
is a control means that decodes the OP code portion temporarily stored in the instruction register 4 and controls the memory 1, the calculation means 2, and the address calculation means 3.
以上の様に構成された従来のデータ処理装置で
は、機械語命令のOPコード部を制御手段でデコ
ードするため、OPコード長が既に決定されてお
り、この長さは、データ処理装置の持つ機械語命
令数に依存している。従つてデータ処理装置で実
行させるプログラム中にわずかな種類の機械語命
令しか使つてなくても、OPコード長を短かくす
ることはできない。例えば、100種の命令セツト
を持つたデータ処理装置では、たとえ、15種の命
令しか使わないプログラムを実行させても、７ビ
ツト以上の（100≦27）のOPコード長が必要であ
る。 In the conventional data processing device configured as described above, the OP code part of the machine language instruction is decoded by the control means, so the OP code length is already determined, and this length is determined by the machine language of the data processing device. It depends on the number of word commands. Therefore, even if only a few types of machine language instructions are used in a program executed by a data processing device, the OP code length cannot be reduced. For example, a data processing device with a set of 100 types of instructions requires an OP code length of 7 bits or more (100≦2 7 ) even if a program using only 15 types of instructions is executed.
実際のプログラムでは命令セツトを１つ残らず
使用することは稀であり、プログラム毎に使われ
る機械語命令の種類に応じてOPコード長を短く
し、結果的にプログラムが占めるメモリの大きさ
を小さくすることが望まれていた。 In an actual program, it is rare to use every single instruction set, so the OP code length is shortened depending on the type of machine language instructions used for each program, and as a result, the amount of memory occupied by the program is reduced. It was hoped that it would be smaller.
発明の目的
本発明は上記従来の欠点を除去し、実行するプ
ログラム中で使われる機械語命令の種類に応じて
OPコード長を短くし、プログラムが占有するメ
モリを少なくすることができるデータ処理装置を
提供することを目的とする。Purpose of the Invention The present invention eliminates the above-mentioned conventional drawbacks and provides
It is an object of the present invention to provide a data processing device that can shorten the length of an OP code and reduce the memory occupied by a program.
発明の構成
本発明は、従来のデータ処理装置にモード切替
命令で動作が切替えられる命令取出し切替手段を
設け、従来どおりの命令取出しとデコードができ
るだけでなく、実行されるプログラム中で使用さ
れる機械語命令の種類に応じてOPコード長を短
くすることができるようにしたものである。Composition of the Invention The present invention provides a conventional data processing device with an instruction fetch switching means whose operation can be switched by a mode switching command, and not only enables the conventional data processing device to fetch and decode instructions, but also enables a machine used in a program to be executed The OP code length can be shortened depending on the type of word command.
実施例の説明
以下に本発明の実施例について説明する。第２
図は本発明の一実施例によるデータ処理装置のブ
ロツク図で第１図と対応する部分には同符号を付
している。異なるのはメモリ１から取出したOP
コード部をアドレス計算手段３または制御手段４
へ送る命令取出し切替手段６を設けた点である。Description of Examples Examples of the present invention will be described below. Second
The figure is a block diagram of a data processing apparatus according to an embodiment of the present invention, and parts corresponding to those in FIG. 1 are given the same reference numerals. The difference is the OP retrieved from memory 1
Address calculation means 3 or control means 4
The point is that a command retrieval switching means 6 is provided to send the command to.
本実施例において、OPコード部が短かくても
よい理由は、メモリ１内に命令変換テーブルを持
つているからである。すなわちメモリ１から取出
した、機械語命令のOPコード部を命令レジスタ
４を経て直接制御手段５でデコードするだけでな
く、メモリ１から取出したOPコード部からメモ
リ１のアドレスを求め、このアドレスが指す命令
変換テーブル中の値を真のOPコード部として制
御手段５でデコードすることもできるため、メモ
リ１内の命令変換テーブルが参照可能になる。 In this embodiment, the reason why the OP code section does not need to be short is that the memory 1 has an instruction conversion table. That is, not only is the OP code portion of the machine language instruction taken out from memory 1 decoded by direct control means 5 via the instruction register 4, but also the address of memory 1 is obtained from the OP code portion taken out from memory 1, and this address is Since the value in the instruction conversion table pointed to can be decoded by the control means 5 as a true OP code part, the instruction conversion table in the memory 1 can be referenced.
次にこの実施例の動作を、jump命令を例にと
つて説明する。 Next, the operation of this embodiment will be explained using a jump instruction as an example.
今、１ワード16ビツト単位でメモリ１を参照
し、100個の命令セツトを持つデータ処理装置を
考える。従つて最大OPコード長は７ビツト（100
≦27）必要である。ここでjump命令は次の形式
で与えられるものとする。 Now, consider a data processing device that refers to memory 1 in units of 16 bits per word and has a set of 100 instructions. Therefore, the maximum OP code length is 7 bits (100
≦2 7 ) Necessary. Here, assume that the jump instruction is given in the following format.
１ jump アドレス偏位
２ jumpl アドレス偏位
例えば、
３ jump −120
４ jumpl ＋200
は各々、現在jumpアドレスから、120ワード前、
あるいは200ワード先へジヤンプせよ、という意
味である。jump、jumplの命令語形式は、各々第
３図および第４図で与えられるとすれば、上記
３、４の命令は具体的には第６図、第７図の形式
で与えられる（ただし、jumpのOPコードを
Ox2f、jumplのOPコードをOx30としている）。−
120は８ビツトで表現可能なので、第６図の１ワ
ード命令で実行できるが＋200は９ビツト必要な
ので、第７図の２ワード命令が必要になる。1 jump address deviation 2 jumpl address deviation For example, 3 jump -120 4 jumpl +200 are respectively 120 words before the current jump address,
Or jump 200 words ahead. If the instruction word formats of jump and jumpl are given in Figures 3 and 4, respectively, the instructions 3 and 4 above are specifically given in the formats of Figures 6 and 7 (however, jump's OP code
The OP code for Ox2f and jumpl is Ox30). −
Since 120 can be expressed in 8 bits, it can be executed with the 1-word instruction shown in FIG. 6, but +200 requires 9 bits, so the 2-word instruction shown in FIG. 7 is required.
しかし、以下の様にすれば、４の命令でも１ワ
ード命令とすることができる。まずメモリ１内に
第９図で示す様な命令変換テーブルを作る。次に
第５図の様な命令語形式を考え、第９図のfPから
の偏位をOPコード部に書いてその偏位アドレス
の内容を真のOPコードとして制御手段４へ送れ
ば４の命令も図８の様に１ワード命令で実行可能
である。 However, by doing the following, even four instructions can be made into one word instruction. First, an instruction conversion table as shown in FIG. 9 is created in the memory 1. Next, consider the command word format as shown in Figure 5, write the deviation from f P in Figure 9 in the OP code section, and send the contents of the deviation address to the control means 4 as the true OP code. This instruction can also be executed with a one-word instruction as shown in FIG.
このOPコードの流れを変えるのがモード切替
命令と命令取出し切替手段６である。 The mode switching command and the instruction fetch switching means 6 change the flow of the OP code.
まずモード切替命令は（モード１）であるか
（モード２）であるかの情報を持つ。（モード１）
の状態になつておれば、メモリ１から取出した
OPコード部は、命令取出し切替手段６を経て命
令レジスタ４に一時記憶され制御手段５でデコー
ドされる。また（モード２）の状態になつておれ
ば、メモリ１から取出したOPコード部は、命令
取出し切替手段６を経てアドレス計算手段３へ送
られる。アドレス計算手段３ではこの値を基にメ
モリ１中の命令変換テーブルのアドレスを求め
る。第８図と第９図の例ではレジスタfPとOPコ
ード部の値を加算する。その後、このアドレス先
の内容（第９図のOx2f…jump）をメモリ１から
取り出し、再び命令取出し手段６を経て命令レジ
スタ４に一時記憶される。そして制御手段５でデ
コードされる。つまり、命令取出し切替手段６
は、モード切替命令によつて、OPコード部を命
令レジスタ４へ送つたりアドレス計算手段へ送つ
たりするわけである。 First, the mode switching command has information as to whether it is (mode 1) or (mode 2). (Mode 1)
If it is in the state of
The OP code portion is temporarily stored in the instruction register 4 via the instruction fetch switching means 6 and decoded by the control means 5. If the state is (mode 2), the OP code section taken out from the memory 1 is sent to the address calculation means 3 via the instruction fetching switching means 6. The address calculation means 3 calculates the address of the instruction conversion table in the memory 1 based on this value. In the examples of FIGS. 8 and 9, the values of the register f P and the OP code section are added. Thereafter, the contents of this address (Ox2f...jump in FIG. 9) are taken out from the memory 1 and temporarily stored in the instruction register 4 via the instruction fetching means 6 again. Then, it is decoded by the control means 5. In other words, the instruction retrieval switching means 6
The OP code portion is sent to the instruction register 4 or to the address calculation means depending on the mode switching instruction.
上述の例では第９図のfPの値をレジスタに一時
記憶させるとしたが、メモリ１に記憶させてもよ
いことは言うまでもない。また、命令取出し切替
手段６からアドレス計算手段３へ送られるOPコ
ード長はあらかじ決めておいてもよいし、モード
切替時に与えてもよい。 In the above example, the value of f P shown in FIG. 9 is temporarily stored in the register, but it goes without saying that it may also be stored in the memory 1. Further, the length of the OP code sent from the instruction retrieval switching means 6 to the address calculation means 3 may be determined in advance or may be given at the time of mode switching.
次に、上述の機能を持つた命令取出し切替手段
６の一実施例を示す。第１０図はこの命令取出し
切替手段６を中心に本発明の一実施例を示したも
のである。６１はメモリ１からOPコード部を一
時記憶するＱバツフアで、アドレス計算手段３へ
OPコード部を送る。６２はモードを記憶してお
くフラグであり、モード切替命令によつてON、
OFFが切替えられる。６３はフラグ５２がONの
時、待ち信号を発生し見かけ上のフエツチサイク
ルを長くするフリツプフロツプである。 Next, an embodiment of the instruction retrieval switching means 6 having the above-mentioned functions will be described. FIG. 10 shows an embodiment of the present invention centering around this instruction retrieval switching means 6. In FIG. 61 is a Q buffer that temporarily stores the OP code part from memory 1, and sends it to address calculation means 3.
Send the OP code part. Reference numeral 62 is a flag for storing the mode, and it is turned on and off by the mode switching command.
OFF can be switched. Reference numeral 63 denotes a flip-flop that generates a wait signal when the flag 52 is ON, thereby lengthening the apparent fetch cycle.
以上の様に構成された本実施例のデータ処理装
置について、以下その動作を説明する。 The operation of the data processing apparatus of this embodiment configured as described above will be explained below.
まずフラグ６２がOFF状態の時は信号も
OFFなので、Ｑラツチ信号はOFF状態である。
一方、IRラツチ信号はラツチタイミング信号
と同じになる。つまり、フラグ５２がOFF状
態の時は、従来のデータ処理装置と同じ動作をす
る。 First, when the flag 62 is in the OFF state, the signal is also
Since it is OFF, the Q latch signal is in the OFF state.
On the other hand, the IR latch signal will be the same as the latch timing signal. That is, when the flag 52 is in the OFF state, it operates in the same way as a conventional data processing device.
次にフラグ５２がON状態の時は、IRフエツチ
信号と信号が同じになるので、IRラツチ信
号はOFF状態となる。一方、Ｑラツチ信号
ラツチタイミング信号と同じになる。つまり、
フラグ６２がONになり、IRフエツチ信号が
ONになると、メモリ１のOPコード部は命令レ
ジスタ４１から制御手段４へ送られず、アドレス
計算手段３へ送られる。ここで計算されたアドレ
ス先のOPコード部は再び命令レジスタ４とＱバ
ツフア６１に一時記憶される。この時にはIRフ
エツチ信号はOFFになつているので、次にラ
ツチタイミング信号がONになればIRラツチ信
号もONとなり、命令レジスタ４に一時記憶さ
れたOPコード部が制御手段５へ送られる。以上
よりOPコード部の流れをまとめると、
（モード） フラグ６２がOFFの時
メモリ１→命令レジスタ４→制御手段５
（モード） フラグ６２がONの時
メモリ１→Ｑバツフア６１→アドレス計算手
段３→メモリ１→命令レジスタ４→制御手段５
となる。これは、プログラムから見れば以下に対
応する。 Next, when the flag 52 is in the ON state, the signal is the same as the IR fetch signal, so the IR latch signal is in the OFF state. On the other hand, the Q latch signal becomes the same as the latch timing signal. In other words,
Flag 62 turns ON and the IR fetch signal
When turned ON, the OP code part of the memory 1 is not sent from the instruction register 41 to the control means 4, but is sent to the address calculation means 3. The OP code portion of the address calculated here is temporarily stored in the instruction register 4 and Q buffer 61 again. At this time, the IR fetch signal is OFF, so the next time the latch timing signal is turned ON, the IR latch signal is also turned ON, and the OP code section temporarily stored in the instruction register 4 is sent to the control means 5. To summarize the flow of the OP code part from the above, (Mode) When flag 62 is OFF Memory 1 → Instruction register 4 → Control means 5 (Mode) When flag 62 is ON Memory 1 → Q buffer 61 → Address calculation means 3 → memory 1 → instruction register 4 → control means 5. From the perspective of the program, this corresponds to the following.
（モード） モード切替命令がON
メモリ１中のOPコード部を直接デコードす
る。(Mode) Mode switching command is ON The OP code part in memory 1 is directly decoded.
（モード） モード切替命令がOFF
メモリ１から取出したOPコード部をアドレ
ス計算手段３へ送り、ここで新たなアドレスを
求める。この新たなアドレス先の内容をメモリ
１から取り出し、このデータを真のOPコード
とみなしてデコードする。(Mode) Mode switching command is OFF. The OP code section taken out from memory 1 is sent to address calculation means 3, where a new address is determined. The contents of this new address destination are retrieved from memory 1, and this data is regarded as a true OP code and decoded.
以上の本実施例では、命令取出し切替手段を設
けることにより、従来２ワード必要であつた
jumpl命令の機能が１ワードのjump命令で実行で
きる様になつた。 In this embodiment described above, by providing an instruction fetching switching means, the conventional method requires two words.
The function of the jumpl instruction can now be executed with a one-word jump instruction.
発明の効果
上記実施例より明らかなように本発明によるデ
ータ処理装置は、命令取出し切替手段を設けるこ
とにより、より少ないプログラム量で実行するこ
とができる。また、モード切替命令を持つことに
より実行速度を優先するプログラムに対してもプ
ログラムの占有メモリ量を優先するプログラムに
対しても適用可能である。Effects of the Invention As is clear from the above embodiments, the data processing device according to the present invention can be executed with a smaller amount of programs by providing the instruction fetch switching means. Furthermore, the present invention can be applied to programs that give priority to execution speed by having a mode switching instruction, as well as programs that give priority to the amount of memory occupied by the program.
第１図は、従来のデータ処理装置のブロツク
図、第２図は、本発明の一実施施例によるデータ
処理装置のブロツク図、第３図は、jump命令の
命令語形式図、第４図はjumpl命令の命令語形式
図、第５図はモード切替命令がONになつた時の
jump命令の命令語形式図、第６図〜第８図はそ
れぞれ第５図に示した命令語の具体例の形式図、
第９図は、第８図のjump命令が実行される時の、
間接参照アドレス先の内容を示した図、第１０図
は本発明のより具体的な実施例のブロツク図、第
１１図は、その信号のタイミング図である。
１……メモリ、２……演算手段、３……アドレ
ス計算手段、４……命令レジスタ、５……制御手
段、６……命令取出し切替手段。
FIG. 1 is a block diagram of a conventional data processing device, FIG. 2 is a block diagram of a data processing device according to an embodiment of the present invention, FIG. 3 is a command word format diagram of a jump instruction, and FIG. 4 is the instruction word format diagram of the jumpl instruction, and Figure 5 shows the command word format when the mode switching instruction is turned on.
The instruction word format diagram of the jump instruction, and FIGS. 6 to 8 are format diagrams of specific examples of the instruction word shown in FIG. 5, respectively.
Figure 9 shows the state when the jump instruction in Figure 8 is executed.
FIG. 10 is a block diagram of a more specific embodiment of the present invention, and FIG. 11 is a timing chart of the signals. DESCRIPTION OF SYMBOLS 1...Memory, 2...Arithmetic means, 3...Address calculation means, 4...Instruction register, 5...Control means, 6...Instruction retrieval switching means.
Claims (1)
命令を持ち、機械語命令及びデータを記憶するメ
モリと、前記メモリから読み出された機械語命令
のうちOPコード部を一時記憶する命令レジスタ
と、論理演算や算術演算を行う演算手段と、前記
メモリのアドレスを計算するアドレス計算手段
と、前記命令レジスタに一時記憶されたOPコー
ド部をデコードし装置全体を制御する制御手段
と、モード切替命令によつて前記メモリから読み
出されたOPコード部を前記命令レジスタに一時
記憶させた後前記制御手段でデコードするモード
と、前記メモリから読み出されたOPコード部を
前記アドレス計算手段へ送り、ここで求められた
前記メモリのアドレス先からデータを読み出して
前記命令レジスタに一時記憶させた後前記制御手
段でデコードするモードとを切り替える命令取出
し切替手段とを設けたことを特徴とするデータ処
理装置。1 A memory that has a machine language instruction consisting of an OP code part and an operand part and stores the machine language instruction and data, an instruction register that temporarily stores the OP code part of the machine language instruction read from the memory, and a logic an arithmetic means for performing calculations and arithmetic operations, an address calculation means for calculating the address of the memory, a control means for decoding the OP code section temporarily stored in the instruction register and controlling the entire device, and a mode switching instruction. the OP code section read from the memory is temporarily stored in the instruction register and then decoded by the control means, and the OP code section read from the memory is sent to the address calculation means; A data processing device comprising: an instruction retrieval switching device for switching a mode between reading data from a determined address in the memory, temporarily storing the data in the instruction register, and then decoding the data using the control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640683A JPS6027029A (en) | 1983-07-25 | 1983-07-25 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640683A JPS6027029A (en) | 1983-07-25 | 1983-07-25 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027029A JPS6027029A (en) | 1985-02-12 |
| JPS6325373B2 true JPS6325373B2 (en) | 1988-05-25 |
Family
ID=15174414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13640683A Granted JPS6027029A (en) | 1983-07-25 | 1983-07-25 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027029A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68927443T2 (en) * | 1988-04-05 | 1997-03-27 | Canon Kk | Imaging device |
| EP1038787A1 (en) | 1999-03-23 | 2000-09-27 | Je Long International Co., Ltd. | Easy-to-open recyclable envelope |
| JP6350831B2 (en) * | 2013-03-30 | 2018-07-04 | 日本電気株式会社 | Application-specific virtual machine generation system, apparatus, method, and program |
-
1983
- 1983-07-25 JP JP13640683A patent/JPS6027029A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027029A (en) | 1985-02-12 |
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