JPS6324426A - プログラム暴走監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的） （産業上の利用分野） 本発明はコンピュータ等の演算処理回路におけるプログ
ラムの暴走を監視するプログラム鋸走監視装置に関する
ものである。

（従来の技術） コンピュータ等の演算処理回路におけるプログラムの暴
走を監視するプログラム暴走監？Ｊ！装置（以下、ＷＤ
Ｔと称する）はプログラム実行時において、与えられる
一定周期のアクセス・パルスに対して、それが決められ
た時間内に発生しているかを検知し、もし、アクセス・
パルスが一回でも欠けた場合、これをプログラム暴走と
判定゛して自動的に演算処理回路に対してリセット・パ
ルスを発生し、リセットを行うものである。

第３図に従来のＷＤＴの構成を示す。図において、１は
演算処理回路であり、ＷＤＴはこの演算処理回路１に対
して設けられるものである。ずなわら、ＷＤＴはモノマ
ルチ回路２、このモノマルチ回路２のパルス幅増幅に必
要な積分時定数を決める抵抗器３！びにコンデンサ４、
更にはこのアナログ出力をディジタルパルス波形に成形
する波形成形回路５より構成されている。

このような構成の従来のＷＤＴの作用を、第４図のタイ
ミングチャートを参照して説明する。

例えば、演算処理回路１内のプログラムにおいて、プロ
グラムが正常に実行されている場合、演算処理回路１か
ら一定の幅を待つウォッチドッグ出力パルスＷＤＰを一
定周期毎に送出させる。このパルスはモノマルチ回路２
に入力され、モノマルチ回路２はこのパルスを受けると
所定の時間幅ｔｏ分、論理レベル＋＋　１　＋＋のパル
スを出力する。

すなわち、時間幅ｔｏ分のパルス幅に増幅されて論理レ
ベル°゛Ｌ″のパルスとして出力される。このパルスに
より、抵抗器３とコンデンサ４からなる積分回路は放電
されることになる。ｔｏ時間が経過すると、モノマルチ
回路２の出力は無くなる、すなわち、論理レベルＩＩ　
Ｈ″°に戻るので、この戻る時点であるパルスの立上り
の変移点で、抵抗器３とコンデンサ４からなる積分回路
はモノマルチ回路２の°′Ｈパの出力電位によりコンデ
ンサ４の充電を開始する。積分回路の充電電位は波形成
形回路５に与えられ、波形成形回路５はこの入力された
積分回路の充電電位を、予め設定された所定のスレショ
ールドレベルｖｔｈと比較し、スレショールドレベルｖ
ｔｈを超えた時に波形成形回路５はリセット出力パルス
ＲＰを発生する。この時、スレショールドレベルｔｈに
遅するまでの時定数はウォッチドッグ出力パルスＷＤＰ
の周期に合わせて抵抗器３とコンデンサ４の各定数の積
で決定する。

次にコンデンサ４の端子電圧は、第４図のようにウォッ
チドッグ出力パルスＷＤＰのタイミングに合せ、充放電
が繰返されるため、ｖｔｈを超えることが無い。

これによりリセット入力パルスＲＰは時刻ｔｉ−１，ｔ
ｉ、ｔｉ＋１までの間は論理レベル″′Ｌ′′に固定さ
れているが、仮に時刻ｔ　ｉ＋１の時にウォッチドッグ
出力パルスＷＤＰが得られない時はコンデンサ４の端子
電圧がスレショールドレベルｖｔｈを超えてしまい、リ
セット入力パルスＲＰが出力されて、演算処理回路１に
対してプログラムの暴走を検知したことを知らせ、リセ
ット動作を行う。

このような回路により、従来のＷＤＴは構成されていた
。

（発明が解決しようとする問題点） このように、従来ＫＭはプログラムが正常に実行されて
いる時に該プログラムを実行する１Ｎ処理回路から一定
周明で所定のパルス幅のウォッチドッグ出力パルスＷＤ
Ｐをフチ化させ、このウォッチドッグ出力パルスＷＤＰ
にてモノマルチ回路を駆動させ、モノマルチ回路の動作
時の出力にて積分回路を１１ｉ電させ、モノマルチ回路
の非動作時の出力にて積分回路を充電させるようにする
。そして、積分回路の充電電圧を監視し、該充電電圧が
所定レベルを超えた時、プログラム暴走ｎ生と判定して
リセット出力パルスを発生させ、演ｎ処理回路をリセッ
トするようにしたものである。

従って、このような従来回路の場合、次のような問題点
がある。

すなわち、第１には抵抗器３とコンデンサ４によるディ
スクリート回路とモノマルチ回路２を用いて構成されて
いるため、電源の変動及び温度変動により積分定数が変
動する。

第２には上記構成のため、長時間の充放電が難しく、た
とえ可能であったとしても積分誤差が増大してしまう。

第３にはウォッチドッグ出力パルスＷＤＰのタイミング
周期が多少ずれても暴走として検知しない場合がある。

等の点である。そして、これらによりプログラム暴走検
知精度が悪くなる結果、プログラム暴走が生じてもＷＤ
Ｔが機能しなかったり、あるい（よプログラム暴走が生
じてないのにプログラム暴走と判定してリセットをかけ
たりすることになる。

演算処理回路がプラントや礪滅等の制ｉａＯに用いられ
ているような場合、このようなプログラム暴走の検知が
成されなかったり遅れたりすると重大な事態を引き起し
かねず、また、正常であるのに誤検出があるとプラント
や機成等の被制御物をすセットしてこれも稼動率を低下
させるなど問題がある。

そこでこの発明の目的とするところは、プログラム暴走
検知を高精度で行いＩＩる信頼性の高いプログラム暴走
監視装置を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） すなわち、上記目的を達成するため本発明は、プログラ
ムに従って動作するＷＡ算処理装置に正常動作時、所定
周期でウォッチドッグ出力パルスを発生させるようにす
るとともにこのウォッチドッグ出力パルスの出力状況を
監視して該演算処理装置のプログラム暴走を監視するよ
うにしたプログラム暴走監視８置において、所望の周波
数のクロックパルスを発生する発振器と、クリアパルス
により初期化された後、上記クロックパルスが所定故に
達する期間内に上記ウォッチドッグ出力パルスを受ける
と上記クリアパルスを発生し、また、上記１１間内に上
記ウォッチドッグ出力パルスを受けない時はプログラム
暴走を示す信号を発生する監視手段とより構成する。

（作　用） このような構成において、発振器より所望の周波数のク
ロックパルスを発生させ判定手段に与える。監視手段は
クリアパルスにより初期化された後、上記クロックパル
スが所定数に運する１１１１間内に上記ウォッチドッグ
出力パルスを受けるか否かを監視し、ウォッチドッグ出
力パルスを受けた場合は上記クリアパルスを発生し、ま
た、上記期間内に上記ウォッチドッグ出力パルスを受け
ない時はプログラム暴走を示す信号を発生する。これに
よって、初期化後、所望の時間内をウォッチドッグ出力
パルスの検出期間とし、この期間内にウォッチドッグ出
力パルスが発生したときは上記演算処理装置の動作が正
常であるとし、また、この期間内にウォッチドッグ出力
パルスが発生しないときは上記演算処理装置の動作が異
常であるとして監視することが可能になる。そして、監
視の結果、異常である時は上記プログラム暴走を示す信
号を上記演算処理装置の動作をリセットするためのり°
←ツ１−信号として出力し、リセットする。従って、発
振器の出力パルスの周波数とこのパルスを受取る数を任
意に選定することにより、プログラムのアクセス周期を
容易に設定することが可能史 となり、また、回路構成が発振器のり２０クバルスにて
駆動するディジタル回路構成となるので監視精度が高く
、且つ、検出タイミング設定に柔軟性のあるプログラム
暴走監？Ｒ装置を構成することが出来るようになる。

（実施例） 以下、本発明の一実施例について第１図及び第２図を参
照して説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において１は監視対象である演算処理回路であり、
演１９ｕ理回路１はプログラムを実行して制圓対象に制
郭出力を与え制罪を行う。また、演算処理回路１はプロ
グラムにより、プログラムが正常に実行されている場合
、所定パルス幅のウォッチドッグ出力パルスＷＤＰを一
定周期で出力するように設定しである。また、演算処理
回路１は外部からリセット入力パルスＲＰを受けると、
プログラムをリセットして再起動させるとともにリセッ
ト出力パルスＲＰ−を出力するように設定しである。

１１はスイッチ等による設定で任意に分周比（出力周波
数）が設定できる発振器である。１２は発振器１１の出
力を受ける毎に順次データのシフトを行うシフトレジス
タで、１番目から０番目（１＜ｍ＜ｎ＜ｏ）まのでのス
テージを有する。このステージのうち、所望のステージ
の出力を上記リセット入力パルスＲＰとして用いる。シ
フトレジスタ１２は発振器１１の出力波形の変移点を示
すエツジを捕え、入力がある度に出力ステージの「１」
からステージの「０」まで、順次論理レベルｕ　Ｈ＋＋
の出力をシフトして出力するように構成しである。

１３はこのシフトレジスタ１２の出力とウォッチドッグ
出力パルスＷＤＰまたはリセット出力パルスＲＰ′にて
クリアパルスＣＬを発生するロジック回路である。この
クリアパルスＣＬにより発振器１１とシフトレジスタ１
２をクリアし、カウント初期状態に戻す。該ロジック回
路１３はここではシフトレジスタ１２のｍ番目のステー
ジｒｍＪとｎ番目のステージｒｎＪの出力を与える構成
としてあり、ｎ番目のステージｒｎＪの出力は反転回路
ＩＮを介して反転した後、ｍ番目のステージｒｍＪの出
力とウォッチドッグ出ツクパルスＷＤＰとともにアンド
グー１−　Ａ　Ｎ　Ｄを通し、該アンドゲートＡＮＤの
出力または上記リセット出力パルスＲＰ”をオアゲート
ＯＲを介して１りて、このオアゲートＯＲの出力をクリ
アパルスＣＬとして得る構成としである。また、上記ロ
ジック回路１３に与えるシフトレジスタ１２のｎＪ目の
ステージｒｎＪの出力を上記リセット入力パルスＲＰと
して用い、演算処理回路１に与える構成とする。

次に上記構成の本装置の作用を第２図のタイミングチャ
ートを参照して説明する。

演算処理回路１内のプログラムにより、プログラムが正
常に実行されている場合、演算処理回路１より所定パル
ス幅のウォッチドッグ出力パルスＷＤＰが一定周期で出
力されるように設定されている。また、演算！ｉ！ｌ理
回路１よりプログラムで出力されるウォッチドッグ出力
パルスＷＤＰを数分の１から数十分の１に分周するよう
発振器１１は設定されている。

一方、シフトレジスタ１２は発振器１１の出力波形の変
移点を示すエツジを捕え、入力がある度に出力ステージ
の「１」からステージのｒｏＪまで、順次論理レベルＩ
Ｉ　Ｈ１１の出力をシフトして出力するように構成しで
ある。

すなわち、シフトレジスタ１２はクリアパルスＣＬを受
けるとクリアされて、「１」番から「ｏ」番までの各々
のステージ出力が論理レベル”Ｌ”となり、その後、発
振器１１の出力（その出力波形のエツジ）を受ける毎に
順にステージが°°トビ°になる。例えば、発振器１１
から出力がｍ個入力された時にシフトレジスタ１２のス
テージｒｍＪが論理レベルＴＴ　Ｌ　ＩＩから論理レベ
ルＩＴ　Ｈｌｌに、また、発振器１１の出力ｎ個の入力
でステージｒｎＪが論理レベルＩＩ　Ｌ　１１から論理
レベルＩＩ　Ｈｌ＋に変化する。

従って、クリアパルスＣＬを生成するロジック回路１３
にはシフトレジスタ１２のｍ番目のステージ「ｍ」とｎ
番目のステージｒｎＪの出力を与え、ｎ番目のステージ
ｒｎＪの出力は反転回路ＩＮＶを通して反転した後、ｍ
番目のステージ「ｒｎ　Ｊの出力とウォッチドッグ出力
パルスＷＤＰとともにアンドゲートＡＮＤを通し、該ア
ンドゲートＡＮＤの出力をクリアパルスＣＬとして得る
構成としたことにより、前回ウォッチドッグ出力パルス
ＷＤＰが得られて侵、発条器１１から出力がｍ個入力さ
れた時よりｎ−１個入力された時まで、アンドゲートＡ
ＮＤを介してのウォッチドッグ出力パルスＷＤＰの通過
を可能にする。

すなわち、シフトレジスタ１２のｍ番目のステージｒｍ
Ｊとｎ番目のステージｒｎＪの出力を用いた場合では、
発振器１１から出ノＥ　ｈ（ｍ個入力された時よりｎ−
１ｇ入力された時まで、アントゲ−］へを介してのウォ
ッチドッグ出力パルスＷＤＰの通過を可能にする。従っ
て、ロジック回路１３の入力と成るシフトレジスタ１２
の何番目と何番目のステージの出力を用いるかにより、
ウォッチドッグ出力パルスＷＤＰの出力状況による暴走
検知の検知可能時間帯が決まるので、ステージｆｍＪと
［ｎＪは演算処理回路１から出力されるウォッチドッグ
出力パルス周期の許容される最低直と最大値とになるよ
う選定する。ウォッチドッグ出力パルスＷＤＰの発生後
、発振器１１から出力がｍｌ出力されるまではウォッチ
ドッグ出力パルスＷＤＰの検知に対する不感帯となる。

これにより、第２図の如くウォッチドッグ出力パルスＷ
ＤＰはシフトレジスタ１２のステージｒｍＪより出力が
あって後、ステージｒｎＪより出力が出される前までの
期間内のみ、クリアパルスＣＬを生成するロジック回路
１３に受付られ、このロジック回路１３を通ってクリア
パルスＣＬとして出力されることになる。クリアパルス
ＣＬが出力されると、発振器１１とシフトレジスタ１２
はクリアされ、シフトレジスタ１２はまた初期状態から
動作を開始する。そのため、プログラムが正常に実１１
されている限り、リセット入力パルスＲＰの発生は無い
。

また、シフトレジスタ１２のｎＪ目のステージの出力は
ロジック回路１３の曲にりヒツト入力パルスＲＰとして
、演ｎ処理回路１にも与えられ、演算処理回路１のリセ
ットに使用されている。従って、異常が生じてウォッチ
ドッグ出力パルスＷＤＰの発生後、発振器１１から出力
がｎ−１１１Ｎ出力されるまで次のウォッチドッグ出力
パルスＷＤＰが発生しないと、発振器１１からｎ個目の
出力があった時点でｎｌｔ目のステージが°°Ｈパとな
り、これがプログラム暴走を示すリセット入力パルスＲ
Ｐとして出力され、演算処理回路１に与えられることに
なる。そのため、演算処理回路１はこれを受けてリセッ
ト出力パルスＲＰ′を出力し、その後、リセットされる
ことになる。

リセット出力パルスＲＰ”が出力されると、ロジック回
路１３よりクリアパルスＯＬが出され、発振器１１とシ
フトレジスタ１２はクリアされる。

第２図を参照して説明すると、時刻ｔｌ−１゜ｔｉでは
シフトレジスタ１２のステージ「ｍ」の出力はウォッチ
ドッグ出力パルスＷＤＰが入力された時点で既に論理レ
ベル′”ＨＩＩであり、また、シフトレジスタ１２のス
テージｒｎＪは論理レベル°゛Ｌ　１１であるので、ク
リアパルスＣＬを生成でき、５′！概器１１とシフトレ
ジスタ１２をクリアすることが出来る。

また、仮に時刻ｔｉ＋１でウォッチドッグ出力パルスＷ
ＤＰがＩＦＩられなかったとすると、シフトレジスタ１
２のステージｎでは時刻ｔｉから起算してｔｎの後に、
論理レベルＩＩ　Ｈ″゛になり、クリアパルスＣＬを生
成するためのウォッチドッグ出力パルスＷＤＰを受付け
なくなる。また、同時にシフトレジスタ１２のｎ番目の
ステージ出力は演算処理回路１のリセット入力パルスＲ
Ｐとして演算処理回路１に与えられる。

演算処理回路１はリセット入力パルスＲＰを受けると、
一定時間後に所定の幅を持つリセット出力パルスＲＰ−
を出力し、これはロジック回路１３を介してクリアパル
スＣＬとして発振器１１およびシフトレジスタ１２に与
えられ、これらを初期化するとともにまた、演算処理回
路１自身は、プログラムも初期化する。そして、これに
よりプログラム及びＷ［）Ｔを再起動させる。

尚、リセット入力パルスＲＰが演算処理回路１に入力さ
れた後に、もしリセット出力パルスＲＰ′が演算処理回
路１の不良等で得られなかった場合はＷＤＴは初期化さ
れず、リセット八カッくルスＲＰを供給したまま起動さ
れない。

以上のように、プログラムに従って動作する演算処理回
路に正常動作時、所定周期でウォッチドッグ出力パルス
を発生させるようにするとともにこのウォッチドッグ出
力パルスの出力状況を監視して該演算処理回路のプログ
ラム暴走を監視するようにしたプログラム暴走監ｙｌ装
置において、所望の周波数のクロックパルスを発生する
発振器と、？！！＆のステージを有し上記クロックパル
スにより動作してデータシフ［・を行い順に上位のステ
ージより出力を出すシフトレジスタと、このシフトレジ
スタの所望のステージ間の出力があるとき上記ウォッチ
ドッグ出力パルスを受付けて上記シフトレジスタ初期化
のためのクリアパルスを発生するロジック回路とを用い
て構成し、上記発振器のクロックパルスを上記シフトレ
ジスタに与えてデータシフトを実行させ、その所望のス
テージの出力を用いて該ステージでの出力があるとき上
記ウォッチドッグ出力パルスを受付けてクリアパルスを
発生させ、上記シフトレジスタを初期化するようにし、
これによって、ウォッチドッグ出力パルス発生後、上記
クロックパルス周波数並びに用いる上記ステージにより
定まる所定の期間内をウォッチドッグ出力パルスの検出
期間とし、この１１間内にウォッチドッグ出力パルスが
発生したときは上記演算処理回路の動作が正常であると
し、また、この期間内にウォッチドッグ出力パルスが発
生しないときは上記演算処理回路の動作が異常であると
して上記演算処理回路の動作をリセットするためのリセ
ットパルスを出力するようにしだらのである。従って、
発成器の周波数とシフトレジスタの用いるステージを任
意に選定することにより、プログラムのアクセス周期を
容易に設定することが可能となり、プログラムのアクセ
ス周期が短い周期でもまた、長い周期でも検出可能であ
る池、回路構成が発振器のクロックパルスにて駆動する
ディジタル回路構成となるので監７現ｆｉｔ度が高く、
且つ、検出タイミング設定に柔軟性のある、しから、外
部の温度の影響も受けにくいプログラム暴走監ｍ装置を
構成することが出来るようになる。

尚、本発明は上記し且つ、図面に示す実ノ池例に限定す
ること無くその要旨を変更しない範囲内で適宜変形して
実施し得るものであり、例えば発振器とシフトレジスタ
は機能的にはタイマとして動作するので、これをタイマ
に置換え、クリアパルスによる初期化の後の時間経緯と
ウォッチドッグ出力パルスの発生状況によりプログラム
暴走の有無を７１１定させ、プログラム暴走の無い時に
クリアパルスを発生させて初期化を繰返しつつプログラ
ム暴走監視するようにしても良い。

〔発明の効果〕

以上、詳述したように本発明によれば、プログラム暴走
検知を高精度で行い得る信頼性の高いプログラム暴走監
）５１装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その作用を説明するためのタイミングチャート、第３図
は従来例を示すブロック図、第４図はその作用を説明す
るためのタイミングチャートである。 １・・・演算処理回路、１１・・・発振器、１２・・・
シフトレジスタ、１３・・・ロジック回路、ＷＤＰ・・
・ウォッチドッグ出力パルス、ＲＰ−・・・リセット出
力パルス、ＲＰ・・・リセット入力パルス、ＣＬ・・・
クリアパルス、ＡＮＤ・・・アンドゲート、ＯＲ・・・
オアゲート、ＩＮＶ・・・反転回路。 出願人代理人　弁理士　鈴江武彦 第１図 第２区 第４図

Claims (1)

【特許請求の範囲】
1. プログラムに従つて動作する演算処理装置に正常動作時
   、所定周期でウォッチドッグ出力パルスを発生させるよ
   うにするとともにこのウォッチドッグ出力パルスの出力
   状況を監視して該演算処理装置のプログラム暴走を監視
   するようにしたプログラム暴走監視装置において、所望
   の周波数のクロックパルスを発生する発振器と、クリア
   パルスにより初期化された後、上記クロックパルスが所
   定数に達する期間内に上記ウォッチドッグ出力パルスを
   受けると上記クリアパルスを発生し、また、上記期間内
   に上記ウォッチドッグ出力パルスを受けない時はプログ
   ラム暴走を示す信号を発生する監視手段とより構成する
   ことを特徴とするプログラム暴走監視装置。