JPS63242006A

JPS63242006A - 電流制御回路

Info

Publication number: JPS63242006A
Application number: JP7485787A
Authority: JP
Inventors: Nobutaka Kitagawa; 信孝北川; Yasunori Kuwajima; 桑島　康法
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-03-28
Filing date: 1987-03-28
Publication date: 1988-10-07
Also published as: JPH0456482B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、オペアンプ等のアナログＩＣ回路の消費電
流をｌ＋１　’ａする回路に関するもので、特に複数の
ＩＣチップを用いて構成される液晶モジュール装置にお
いて、各チップの消費電流を同じ最適値に調整できる電
流制御回路に関する。

（従来の技術）アナログＩＣ回路の消費電流を制御する従来回路として
は、第３図に示すように、絶縁ゲート電界効果トランジ
シスタ（以下ＭｏＳトランジスタと略記する）のゲート
電橋に直接外部より制御電圧Ｖｅを供給し、そのドレイ
ン電流■３を電圧ｖ８によって調整することを基本とし
たものが広く用いられている。

（発明が解決しようとする問題点）第３図（ａ）の従来回路を採用したＩＣを複数個使う場
合、ＩＣごとに制御電圧Ｖ８を調整することは非合理的
なために、すべてのＩＣに同一の制御電圧ＶＢを供給す
るのが普通である。しかしながらこのような場合、各Ｉ
Ｃ内部の消費電流制御用ＭＯＳトランジスタのゲート閾
値が製造プロセス上ある程度バラつくため、必ずしも各
ＩＣの消費電流が均一なものにならないという問題があ
った。

とくに、液晶モジュール装置においては、液晶負荷を駆
動するドライバーＩＣの消費電流は直接駆動スピードに
関係するため、上記ＩＣの複数個の使用においては、最
も電流の流れにくいＩＣ。

つまり消費電流制御用ＭＯＳトランジスタの同値が最も
高いＩＣによって制御Ｄ雷電圧ａは決定されてしまう。

こうして決定された制御電圧Ｖｅは他のＩＣにとっては
高すぎることになるため、他のＩＣでは多くの無駄な電
流が消費されてしまうことになり好ましくない。

また、第３図（１））に示すようにＭＯＳトランジスタ
ではドレイン電流■３がゲートバイアスｖ８に対し２乗
特性を持つため、制御電圧Ｖｅがわずかに変わっても、
そのドレイン電流Ｉ３が大きく変化してしまう。このた
め、消費電流の微調整が困難であった。

この発明の目的は、消費電流制御用ＭＯＳトランジスタ
のゲート閾値がいかにバラついても、つねに制′＃Ｊ電
圧ＶＢに対応した所定の消費電流を容易に設定できる電
流制御回路を提供することである。

［発明の構成］（問題点を解決するための手段）この発明の電流制御回路は、複数個のＩＣの各消費電流
を、各ＩＣに共通な制御電圧によって強制的に制御する
電圧−電流変換器（Ｖ−１変換器）を有し、この変換器
の出力によって各ＩＣ内の消費電流制御用ＭＯＳトラン
ジスタのゲートを制御している。

（作用）第１図を用いて説明すると、上記Ｖ−Ｉ変換器を構成す
る差動増幅器１の反転入力電圧Ｖ−は抵抗Ｒ１およびＲ
２の分圧比と電源電圧Ｖｏｏおよび制御電圧ＶＢの電位
差によって決定される。

差動増幅器１の負帰還の作用により、その非反転入力電
圧Ｖ＋が反転入力電圧Ｖ−に等しくなるような電流Ｉ２
が抵抗Ｒ３に流れるように、ＭＯＳトランジスタＰ１の
ゲート電圧ｖｂ　＋　ａｓが差動増幅器１の出力により
制御される。このＭＯＳトランジスタＰ１のゲート電圧
ｙｂ　＋　ａｓはＭＯＳトランジスタＰ１の閾値のバラ
つきに応じて変化するため、ＭＯＳトランジスタＰ１と
同様な同値のバラつきを持つ他のＭＯＳトランジスタＲ
２のドレイン電流Ｉ３もＭＯＳトランジスタＰ１のドレ
イン電流Ｉ２と同様に制御される。こうして、差動増幅
器１は、ＩＣ内のＭＯＳトランジスタＰ１．Ｒ２の閾値
に関係なく供給されるＶｅに基づき、ＩＣ内の消費電流
１３をＭＯＳ　トランジスタＰ１．Ｐ２のＩＢｌ値に関
係なく一義的に制御するＶ−１変換器として作用する。

（実施例）第１図は、この発明の一実施例に係る電流制御回路の基
本構成を示すもので、各ＩＣチップに内装される。この
回路において電源電圧（所定の電圧）Ｖｏ　ｏと制御電
圧Ｖｅとの間に、抵抗Ｒ１゜Ｒ２の直列回路が挿入され
る。この直列回路は、電位差Ｖｏ　ｏ−Ｖｅを分圧して
、Ｖ　　−Ｖｓ　＋　（ＶＤＤ　　ＶＢ　）Ｒ２／（Ｒ１
＋Ｒ２）　　　　　　　・・・（１）なる基準電圧Ｖ−
を与える。なお、Ｒ１，Ｒ２を流れる電流１１は、１１＝（Ｖｏｏ　　Ｖｓ）／（Ｒ１＋Ｒ２）となる。電
源電圧ＶｏｏはＰＭＯＳＭＯＳトランジスタＲ１スに与
えられる。ＰＭＯＳＭＯＳトランジスタＲ１インは抵抗
Ｒ３を介して制御電圧Ｖｅに接続される。このＰＭＯ８
トランジスタＰ１のドレインに、比較電圧Ｖ＋が生じる
。

前記電圧Ｖ−，Ｖ＋は、差動増幅器１の反転入力、非反
転入力にそれぞれ与えられる。この増幅器１の出力ｖｂ
　ｉａｓは、ＰＭＯＳトランジスタＰ１のゲートに与え
られる。

このような回路構成において、ＰＭＯ８トランジスタＰ
１と抵抗Ｒ３は反転増幅器として作用するから、差動増
幅器１の出力ｖｂ　ｉａｓはその非反転入力に負帰還さ
れることになる。ここで増幅器１の利得が十分に大きけ
れば、この負帰還回路は、比較電圧Ｖ＋が基準電圧■−
と一致するような負帰還動作をする。いま、抵抗Ｒ３に
流れる電流を１２とすると、Ｖ＋＝Ｖａ　＋Ｒ３１２・・・（２）となるが、上記負帰還動作により、Ｖ−−Ｖ＋となるか
ら（１）式、（２式より、１２＝　（Ｖｏｏ　　Ｖｅ　）Ｒ２／（Ｒ１＋Ｒ２）Ｒ３・・・（３を得る。この（３）式は、Ｒ１，Ｒ２，Ｒ３およびＶＤ
Ｄが一定であれば、ＰＭＯＳトランジスタＰ１の閾値、
相互コンダクタンス等とは関係なく、Ｉ２がＶａで決定
されることを示している。ここｒ［１ｌｌｊｔｌｌｒＲ
１〜Ｒ３，Ｐｉ、　１は、ｖ８を入力としＩ２を出力と
するＶ−１変換器を構成する。

差動増幅器１の出力Ｖｂ　ｉ　ａｓは、ＩＣの消費電流
（負荷電流）Ｉ３ｆ＃ＪｌするＰＭＯＳトランジスタＰ
２のゲートにも与えられる。このトランジスタＰ２のソ
ースは電源電圧ＶＤＤに接続され、そのドレインから、
負荷となるＩＣの内部回路（図示せず）へ負荷電流Ｉ３
が供給される。なお、トランジスタＰ１．Ｐ２は、いわ
ゆるカレントミラー回路を構成している。

トランジシスタＰ１．Ｐ２を同−ＩＣチップ内に形成し
た場合、トランジスタＰ１のゲート閾値のバラつきとト
ランジスタＰ２のゲート閾値のバラつきは同じように生
じる。たとえば、電源電圧ＶｏｏおよびトランジスタＰ
ｉ、Ｐ２のゲート電圧Ｖｂ　ｉ　ａｓを一定としたとき
の１２．７３の設計値をそれぞれ０．１ｍＡ、１．０ｍ
Ａとする。

いま、実際のＩＣにおいて、バラつきによりＩ２が０．
１１ｍＡになったとすれば、Ｉ３も１．１ｍＡになる。

Ｉ２が０．０９ｍＡにバラつけば、Ｉ３は０．９ｍＡに
なる。つまり、Ｉ２と１３との関係は、１３＝１２　（ＷＰ２／ＬＰ２）／（ＷＰＩ／ＬＰ１　）＝　１２ｋ　　・・・（４）とな
る。なお、ＷＰ２／ＬＰ２．ＷＰ１／ＬＰＩは、それぞ
れトランジスタＰ２．Ｐｉのチャネル幅／チャネル長の
比を示す。ｋは比例係数である。

そして（３）式、（４）式から、１３＝Ｋ　（Ｖｏ　ｏ　　Ｖａ　）Ｒ２／（Ｒ１＋Ｒ２
）Ｒ３・・・（５）となる。この（５）式は、Ｉ３がトランジスタＰ１゜Ｒ
２の特性のバラつきに影響されないことを示している。

同−ＩＣチップ内では、ｋおよび抵抗（拡散抵抗）の比
Ｒ２／（Ｒ１＋Ｒ２）Ｒ３のバラつきは非常に小さい。

このため、■。０を固定すれば、負荷電流■３を制御１
１電圧Ｖｓだけで正確に決定できることになる。

したがって、第１図の回路を含むＩＣを複数併用する場
合、すべてのＩＣの制御電圧ＶＢを共通の１つにしても
、各ＩＣの消費電流Ｉ３はほとんどバラつかずにＶＢに
対応した一定値となる。

第２図は（５）式をグラフ化したもので、トランジスタ
Ｐ１．Ｐ２のゲート閾値の影響はどこにも出ていない。

また、■８のＯからＶＤＯまでの変化に対し、Ｉ３がリ
ニアに変化するため、■８によるＩ３の微調節も容易と
なっている。

第４図、第５図はそれぞれ第１図の電流制御回路の変形
例を示す。第４図では、制御電圧■８の入力回路にボル
テージホロワ１＊を挿入し、■８に対する入力インピー
ダンスを高めるとともに抵抗Ｒ１〜Ｒ３の回路に対する
駆動インピーダンスを下げている。第４図は図示しない
ＶＢ源が電流１１．１２を吸収できない場合に有効であ
る。第５図は第１図のＰＭＯＳトランジスタＰ１．Ｒ２
をＮＭＯＳトランジスタＮ１．Ｎ２に置換した場合を示
す。

第１図、第４図または第５図の差動増幅器には第６図＜
ａ）、ｌ）の様な一般的なものを利用できるが、ボルテ
ージホロワ部（１本）、Ｖ−１変換部（１）は共にさほ
ど大きな利得がなくても十分実用になるため、位相補償
の必要のない１ステージ（差動入力段のみ）の構成でも
十分である。

また、ＩＣ全体の消費電流に比べ電流制御回路の消費電
流が十分少なければ、この電流制御回路の動作／非動作
を１ｌｌＪＩｉｌする必要性もないため、大幅な回路の
簡素化が可能である。

なお、ＭＯＳトランジスタＰ１．Ｒ２（またはＮ１．Ｎ
２）は、バイポーラトランジスタを用いたカレントミラ
ー回路と置換されてもよい。

［発明の効果］この発明によれば、電流制御回路内のＭＯＳトランジス
タのゲート閾値に関係なく複数ＩＣの消費電流Ｉ３を均
一な最適値とすることができる効果と、制御電圧Ｖａに
対し、消費電流Ｉ３が線形関係にあるため、消費電流Ｉ
３の微調節ができる効果とが得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る電流制御回路を示す
図；第２図は第１図の回路の電流制御特性を示すグラフ
：第３図（ａ）は従来の電流制御回路を示す図；第３図
（ｂ）は第３図（ａ＞の従来回路の電流制御特性を示す
グラフ；第４図は第１図の変形例であってボルテージホ
ロワを介して制御電圧を得る場合の回路図；第５図は第
１図のＰＭＯＳトランジスタ　（Ｐｌ、Ｒ２）をＮＭＯ
Ｓトランジスタ（Ｎ１．Ｎ２）と置換した例を示す回路
図；第６図（ａ）、（ｂ）は、それぞれ第１図の差動増
幅回路（１）の具体例を示す回路図である。Ｖｏｏ・・・電源電圧（所定の電圧）；Ｖｓ・・・制御
電圧；　■−・・・基準電圧：　Ｖ＋・・・比較電圧；
Ｖｂ　ｉ　ａｓ・・・差動増幅器カニ　　Ｒ１，Ｒ２・
・・分圧回路用抵抗：　Ｒ３・・・比較電圧用抵抗素子
；１・・・差動増幅器；　１＊・・・ボルテージホロワ
；Ｐｌ、Ｎ１・・・第１トランジスタ：　　Ｒ２，Ｎ２
・・・第２トランジスタ；　Ｉ３・・・負荷電流。

Claims

【特許請求の範囲】

（１）所定の電圧と制御電圧との差を分圧して基準電圧
を与える分圧回路と；一端が前記制御電圧を受け、他端が比較電圧を与える比
較電圧用抵抗素子と；ソースまたはエミッタが前記所定の電圧を受け、ドレイ
ンまたはコレクタが前記抵抗素子の他端に接続される第
１トランジシスタと；前記基準電圧と前記比較電圧との差を増幅してその出力
を前記第１トランジスタのゲートまたはベースに与える
ことにより、前記比較電圧を前記基準電圧に追従させる
負帰還ループを構成する増幅回路と；ソースまたはエミッタが前記所定の電圧を受け、ゲート
またはベースが前記増幅回路の出力を受け、ドレインま
たはコレクタが負荷電流を供給するものであって、前記
第１トランジスタと同じ導電性の第２トランジスタとを
備え、前記第１および第２トランジシスタが同一半導体
チップ内に形成されることを特徴とする電流制御回路。
（２）前記制御電圧がボルテージホロワ回路の出力から
得られることを特徴とする特許請求の範囲第１項に記載
の電流制御回路。