JPS63240368A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
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- JPS63240368A JPS63240368A JP62072015A JP7201587A JPS63240368A JP S63240368 A JPS63240368 A JP S63240368A JP 62072015 A JP62072015 A JP 62072015A JP 7201587 A JP7201587 A JP 7201587A JP S63240368 A JPS63240368 A JP S63240368A
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- JP
- Japan
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- control circuit
- substrate potential
- potential
- voltage control
- voltage
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- Granted
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- 239000000758 substrate Substances 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板へ基板電位を与える基板電位発生回
路に関する。
路に関する。
近年半導体メモリにおいては、基板電位をトランジスタ
のしきい電圧（以下ＶＴ）を安定にするためにマイナス
の電位を加える回路、すなわち基板電位発生回路におい
て、ＶＴが電源電圧を変動させた時に基板電位も大きく
なり、Ｖｔが高くなるという傾向をなくす目的で定電圧
発生を行なう゛電圧制御回路を用いて、基板電位の電源
電圧依存をなくす回路が考案されている。
のしきい電圧（以下ＶＴ）を安定にするためにマイナス
の電位を加える回路、すなわち基板電位発生回路におい
て、ＶＴが電源電圧を変動させた時に基板電位も大きく
なり、Ｖｔが高くなるという傾向をなくす目的で定電圧
発生を行なう゛電圧制御回路を用いて、基板電位の電源
電圧依存をなくす回路が考案されている。
従来の基板電位発生回路の動作を次に述べる６従宋の基
板電位発生回路は第３図に示すように、自動発振器（２
−ａ）の出力を増幅器（２−ｂ）を通してチャージポン
プ部（２−ｃ）のコンデンサーＣ２１の充放電を自励発
振器（２〜ａ）の周期で行なうが、Ｐ−チャンネルトラ
ンジスタＱ２１、Ｎ−千六・ンネルトランジスタＱ２２
からなるインバータの電圧制御回路（２−ｄ）として抵
抗Ｒ２１，ダイオード接続されたＮ−チャンネルトラン
ジスタＱ２４．Ｑ２５からなる直列回路の節点Ｎ２２を
ゲート電位とし、電源電圧（以下Ｖｃｃ）をトレイン電
位とするＮ−チャンネルトランジスタＱ２３のソース電
位であるＮ２３を用いる構成となっており、第３図の回
路を用いた場合の基板電位のＶ。Ｃ依存は、第４図の様
に、ＶｃｃがＮ２２の電位ＶＮ２２よりＮ−ＭＯＳトラ
ンジスタのスレッショールド電圧７１分低い電位（ＶＮ
２２ ＶＴ）以上になると基板電位が一定になるとい
う特性を持っていた。
板電位発生回路は第３図に示すように、自動発振器（２
−ａ）の出力を増幅器（２−ｂ）を通してチャージポン
プ部（２−ｃ）のコンデンサーＣ２１の充放電を自励発
振器（２〜ａ）の周期で行なうが、Ｐ−チャンネルトラ
ンジスタＱ２１、Ｎ−千六・ンネルトランジスタＱ２２
からなるインバータの電圧制御回路（２−ｄ）として抵
抗Ｒ２１，ダイオード接続されたＮ−チャンネルトラン
ジスタＱ２４．Ｑ２５からなる直列回路の節点Ｎ２２を
ゲート電位とし、電源電圧（以下Ｖｃｃ）をトレイン電
位とするＮ−チャンネルトランジスタＱ２３のソース電
位であるＮ２３を用いる構成となっており、第３図の回
路を用いた場合の基板電位のＶ。Ｃ依存は、第４図の様
に、ＶｃｃがＮ２２の電位ＶＮ２２よりＮ−ＭＯＳトラ
ンジスタのスレッショールド電圧７１分低い電位（ＶＮ
２２ ＶＴ）以上になると基板電位が一定になるとい
う特性を持っていた。
上述した従来の基板電位発生回路は電圧制御回路（２−
’ ｄ ）がスタティック構成、すなわち第３図のＲ２
１，Ｑ２４．、、Ｑ２５からなる直列回路が常時導通状
態となっているので、消費電力が大きいという欠点があ
る。
’ ｄ ）がスタティック構成、すなわち第３図のＲ２
１，Ｑ２４．、、Ｑ２５からなる直列回路が常時導通状
態となっているので、消費電力が大きいという欠点があ
る。
上述した従来の基板電位発生回路に対し、本発明は、電
圧制御回路を常時導通状態にしない為のスイッチング手
段を含んでいるので、低消費電力で基板電位の電源電圧
依存の小さい基板電位発生回路を提供できるという独創
的内容を有する。
圧制御回路を常時導通状態にしない為のスイッチング手
段を含んでいるので、低消費電力で基板電位の電源電圧
依存の小さい基板電位発生回路を提供できるという独創
的内容を有する。
本発明の基板電位発生回路は、チャージポンプ部のコン
デンサを一定電圧に充電する電圧制御回路において、常
時導通状態にしない為のスイッチング手段を有している
。
デンサを一定電圧に充電する電圧制御回路において、常
時導通状態にしない為のスイッチング手段を有している
。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、第２図
は第１図の主要節点のタイミング図である。自動発振器
（１−ａ）の出力を増幅器（１−ｂ）を通して得られる
チャージポンプ部（１−Ｃ）のコンデンサＣ１ｌへの充
放電を、Ｐ−チャンネルトランジスタＱｌｌ、Ｎ−チャ
ンネルトランジスタＱ１２のインバータで行ない、Ｑｌ
ｌの電圧制御回路（１−ｄ）として自励発振器（１−ａ
）の出力Ｎ１２をゲート電位とするＰ−チャンネルトラ
ンジスタロ１５．抵抗Ｒ１１，ダイオード接続されたＮ
−チャンネルトランジスタＱ１６゜Ｑｌ７からなる直列
回路の節点Ｎ１４をゲート電位とし、電源電圧（以下Ｖ
ｃｃ）をドレイン電位とするＮ−チャンネルトラ、ンジ
スタＱ１３のソース電位である節点Ｎ１５を用いており
、Ｎ１５は自動発振器（１−ａ）の出力Ｎ１２がゲート
電位となり、ソース電位が節地電位（以下ＧＮＤ）であ
るＮ−チャンネルトランジスタＱ１４のトレイン電位と
なる構成としている。
は第１図の主要節点のタイミング図である。自動発振器
（１−ａ）の出力を増幅器（１−ｂ）を通して得られる
チャージポンプ部（１−Ｃ）のコンデンサＣ１ｌへの充
放電を、Ｐ−チャンネルトランジスタＱｌｌ、Ｎ−チャ
ンネルトランジスタＱ１２のインバータで行ない、Ｑｌ
ｌの電圧制御回路（１−ｄ）として自励発振器（１−ａ
）の出力Ｎ１２をゲート電位とするＰ−チャンネルトラ
ンジスタロ１５．抵抗Ｒ１１，ダイオード接続されたＮ
−チャンネルトランジスタＱ１６゜Ｑｌ７からなる直列
回路の節点Ｎ１４をゲート電位とし、電源電圧（以下Ｖ
ｃｃ）をドレイン電位とするＮ−チャンネルトラ、ンジ
スタＱ１３のソース電位である節点Ｎ１５を用いており
、Ｎ１５は自動発振器（１−ａ）の出力Ｎ１２がゲート
電位となり、ソース電位が節地電位（以下ＧＮＤ）であ
るＮ−チャンネルトランジスタＱ１４のトレイン電位と
なる構成としている。
第２図の時刻ｔ１からｔ２の期間、すなわちＮ１２か接
地電位（以下ＧＮＤ）から■ｃｃへと変わる期間におい
てＱｌ５はオッフし、Ｎ１４はＧＮＤとなり、Ｑｌ３が
オッフ、Ｑｌ４がオンするのでＮ１５はＧ Ｎ Ｄとな
る。この後時刻ｔ３迄は電圧制御回路（１−ｄ）での電
流の導通はなくなっており、Ｃ１ｌもＱｌ １．Ｎ１５
．Ｑｌ４を通してのパスもしくはＱｌ２によりＧＮＤへ
と放電される。次に時刻ｔ３からｔ４の期間において、
Ｎ１２がＶＣＣがＧＮＤ／＼と変化することで、Ｎ１４
はＱｌ５を含む直列回路の設計値で決まる定電圧値ＶＲ
となり、Ｎ１５はＱｌ５のしきい値電圧■ｏたけ低い値
ＶＲ−Ｖ丁となる。この復時刻し５迄にＮ１２は増幅器
（１−ｂ）を通してＮ１３へと伝わり、Ｎ１３の電位は
ＧＮＤからＶＲ−ＶＴへと変化し、Ｃ１ｌの充電を行な
う。
地電位（以下ＧＮＤ）から■ｃｃへと変わる期間におい
てＱｌ５はオッフし、Ｎ１４はＧＮＤとなり、Ｑｌ３が
オッフ、Ｑｌ４がオンするのでＮ１５はＧ Ｎ Ｄとな
る。この後時刻ｔ３迄は電圧制御回路（１−ｄ）での電
流の導通はなくなっており、Ｃ１ｌもＱｌ １．Ｎ１５
．Ｑｌ４を通してのパスもしくはＱｌ２によりＧＮＤへ
と放電される。次に時刻ｔ３からｔ４の期間において、
Ｎ１２がＶＣＣがＧＮＤ／＼と変化することで、Ｎ１４
はＱｌ５を含む直列回路の設計値で決まる定電圧値ＶＲ
となり、Ｎ１５はＱｌ５のしきい値電圧■ｏたけ低い値
ＶＲ−Ｖ丁となる。この復時刻し５迄にＮ１２は増幅器
（１−ｂ）を通してＮ１３へと伝わり、Ｎ１３の電位は
ＧＮＤからＶＲ−ＶＴへと変化し、Ｃ１ｌの充電を行な
う。
以上説明したように本発明は、チャージポンプ部（１−
ｃ）でのコンデンサＣ１ｌの充放電電圧が、Ｑｌ５をオ
ン、オッフさせることによるスイッチング手段で常時導
通状態になることを防ぐ電圧制御回路（１−ｄ）によっ
て制御されるので、消費電流を減らす効果がある。
ｃ）でのコンデンサＣ１ｌの充放電電圧が、Ｑｌ５をオ
ン、オッフさせることによるスイッチング手段で常時導
通状態になることを防ぐ電圧制御回路（１−ｄ）によっ
て制御されるので、消費電流を減らす効果がある。
第１図は本発明の基板電位発生回路の実施例を示す回路
図、第２図は第１図の主要節点の動作を示すタイミング
図、第３図は従来技術を示す回路図、第４図は第３図の
回路を用いて発生する基板電位のＶＣＣ依存を示すグラ
フである。 １−ａ、２−ａは自励発振器、１−ｂ、２−ｂは増幅器
、１−ｃ、２−ｃはチャージポンプ部、１−ｄ、２−ｄ
は電圧制御回路、Ｃ１ｌ、Ｃ２１はコンデンサ、Ｒ１１
，Ｒ２１は抵抗、Ｑ１２〜Ｑ１４．Ｑ１６〜Ｑ１９．Ｑ
２２〜Ｑ２７はＮチャンネルトランジスタ、Ｑｌｌ、Ｑ
ｌ５．Ｑ２１はＰチャンネルトランジスタ、ＩＮＶ１１
〜１５゜２１〜２５はインバーター。
図、第２図は第１図の主要節点の動作を示すタイミング
図、第３図は従来技術を示す回路図、第４図は第３図の
回路を用いて発生する基板電位のＶＣＣ依存を示すグラ
フである。 １−ａ、２−ａは自励発振器、１−ｂ、２−ｂは増幅器
、１−ｃ、２−ｃはチャージポンプ部、１−ｄ、２−ｄ
は電圧制御回路、Ｃ１ｌ、Ｃ２１はコンデンサ、Ｒ１１
，Ｒ２１は抵抗、Ｑ１２〜Ｑ１４．Ｑ１６〜Ｑ１９．Ｑ
２２〜Ｑ２７はＮチャンネルトランジスタ、Ｑｌｌ、Ｑ
ｌ５．Ｑ２１はＰチャンネルトランジスタ、ＩＮＶ１１
〜１５゜２１〜２５はインバーター。
Claims (1)
- チャージポンプ部の容量手段への充電電圧を一定にす
る電圧制御回路を有する半導体基板へ基板電位を与える
基板電位発生回路において、前記電圧制御回路の導通を
制御するスイッチング手段を含むことを特徴とする基板
電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072015A JPH0750981B2 (ja) | 1987-03-25 | 1987-03-25 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072015A JPH0750981B2 (ja) | 1987-03-25 | 1987-03-25 | 基板電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240368A true JPS63240368A (ja) | 1988-10-06 |
| JPH0750981B2 JPH0750981B2 (ja) | 1995-05-31 |
Family
ID=13477164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072015A Expired - Fee Related JPH0750981B2 (ja) | 1987-03-25 | 1987-03-25 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750981B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57142032A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Self substrate bias circuit |
| JPS57186357A (en) * | 1981-05-11 | 1982-11-16 | Yamagata Nippon Denki Kk | Semiconductor element |
| JPS57202126U (ja) * | 1981-06-15 | 1982-12-23 |
-
1987
- 1987-03-25 JP JP62072015A patent/JPH0750981B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57142032A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Self substrate bias circuit |
| JPS57186357A (en) * | 1981-05-11 | 1982-11-16 | Yamagata Nippon Denki Kk | Semiconductor element |
| JPS57202126U (ja) * | 1981-06-15 | 1982-12-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750981B2 (ja) | 1995-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |