JPS63233614A

JPS63233614A - 誤り訂正装置

Info

Publication number: JPS63233614A
Application number: JP6734587A
Authority: JP
Inventors: Keiichi Iwamura; 恵市岩村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1987-03-20
Filing date: 1987-03-20
Publication date: 1988-09-29
Anticipated expiration: 2012-04-23
Also published as: JP2603244B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕近年、メモリーシステムを始めとする各種ディジタルシ
ステムの信頼性向上の対策として、誤り訂正符号の適用
が浸透してきている。

なかでも、リード・ソロモン符号（以下Ｒ５符号）は同
一の符号長と訂正能力を持つ線形符号の中で最も冗長度
を低く出来るという特徴を持つ、実用上非常に重要な符
号であり、衛星通信、磁気ディスク、コンパクトディス
ク等に広く利用されている。

本発明は、上記誤り訂正技術の分野に属し、特にシスト
リック・アレイを用いた並列演算器に関する。

〔従来の技術〕

Ｒ３符号の符号化・復号法には種々の物があるが、次に
示す（１）〜（７）の演算を実現することが必要である
。

１）シンドローム多項式の生成受信語系列（ｒ　ｎ−１＋　　ｒ　ｎ−２＋・・・、ｒ
ｌ。

ｒａ）からシンドローム多項式５（ｘ）＝ΣＳ、、＊ｘ
’を生成する。ただし、Ｓト１＝−Σｒｎ−１＊　（ａｊ）”　　　　　　（１
）２）誤り位置多項式と誤り数値多項式の生成Ａｏ＝ｘ
”、Ｂｅ　＝Ｓ　（ｘ）の最大公約多項式％式％（２）を求める。その途中で次式を満たす多項式りが誤り位置
多項式σ（ｘ）、Ｗが誤り数値多項式ω（Ｘ）を表す。

ｄｅｇＷ＜ｔ、ｄｅｇＤ≦ｔＣ＊　Ａ　ｏ　＋　Ｄ　＊　Ｂ　ｏ　”　Ｗ３）誤り位
置と誤り数値の生成多項式σ（Ｘ）、σ”　（Ｘ）、ω（Ｘ）についてｆ（ｘ）＝Σ　ｆ　ｎ−、＊　ｘ　ｎ−’　　　　　　
　　　　（３）の値をＸ　”　ＣＬ−”’　（１”　’
　＋　””＋　ｎ）にライて求める。ただし、ｆ　（ｘ
）の演算はσ（Ｘ）。

σ’　　（Ｘ）、ω（Ｘ）のために３回必要である。

４）誤り訂正の実行ｒ’　ｎ−１”　’ｎ−１＋ｅｎ−１（４）ただしσ（
α−ｒ′＋１）≠Ｏのときｅｎ−ｒ＝ｏ、ａ　（ａ−”
’）〜０（Ｄときｅ　ｎ−Ｈ＝　ＱＪ　（Ｑ　−”’　
）　／σ°　（α−００′）また、消失誤り訂正に対しては上記の１）〜４）の他に
次の５）、６）の演算が必要である。

５）消失位置多項式の生成Ｓ個の消失位置ｊ１．ｊ２．・・・、ｊＳに対しＹｌ−
α”（ｉ＝１．２．・・・、ｓ）とし、消失位置多項式％式％）６）消失位置多項式とシンドローム多項式の乗算Ｓ　（
ｘ）　−５（ｘ）　＊λ（ｘ）　　　　　　（６）この
Ｓ　（ｘ）を２）において８０として用いる。

また符号化に関しては次の演算が必要である。

７）符号化情報系列Ｉ　（Ｘ）　”　（Ｉｍ−ｔ　＊　　Ｉｍ−ｚ
　、　・・・。

■。）及び、生成多項式ｇ　（’ｘ）ｍｇ、＊ｘ””　
ｇ　＋ｍ−１４Ｘ　”−’　＋　”・ｇ　６からパリテ
ィＰ　（ｘ）を生成する。（ｍ＝２ｔ）ただし、Ｐ＝（ｘ）−Ｉ（ｘ）＊ｘ”　　ｎｏｄ　　ｇ（ｘ）　
　　　（７）以上のような演算を実現する上で大きな訂
正能力を持つ符号化・復号処理の装置化は、装置の規模
及び制御が非常に複雑かつ大規模になるため非常に困難
であった。

しかし、近年の半導体技術の進歩によって複雑かつ大規
模な装置のＶＬＳ　Ｉ化が可能となった。

このときＶＬＳ　Ｉの特徴を生かしたアルゴリズムを考
えることは重要である。シリトリツ・り・アルゴリズム
はＫｕｎｇらによって提案されたＶＬＳ　Ｉ向きアルゴ
リズムである。今まで、１）〜７）のいくつかの処理に
ついてシストリック・アルゴリズムによるＩＣセルの構
成が示されてきた。しかしそれらは１つの機能について
独立なセルとして設計されていた。そのために１）〜７
）の処理毎に別々のセルを設計する必要があった。

〔発明が解決しようとしている問題点〕水出願人が先に
出願した特願昭６１−３０５８９８号（以下、先願とい
う）において、Ｒ３符号化・復号において必要な次の１
）〜７）の処理を同一処理単位（プロセツシングエレメ
ント二以下ＰＥ）を用いてシストリックに実現した。

先願に示したアーキテクチャでは、ＩＰＥ単位にｔＣセ
ル化した場合、１）〜７）の処理毎にＩＣセルを設計す
る必要はない。その点において先願に示したアーキテク
チャは汎用性を持つアーキテクチャであると言える。し
かじ先願に示したアーキテクチャは１）〜７）の処理を
同−ＰＥを用いてシストリックに実現しているが、処理
毎にＰＥの接続と制御を変えなければならない。ＩＰＥ
単位にＸＣ化し、接続を外部的に与えたとしても処理に
対して接続は固有であるので、１つのＰＥは他の処理を
行うことができない。

従って、先願に示したアーキテクチャは、真に汎用性を
持つアーキテクチャとは言えなかフた。

そのために、消失誤り訂正５）、６）を行おうとする場
合、５）、８）の処理用のＰＥが必要となり、通常のＲ
３符号復号器で消失誤り訂正を処理することができなか
った。

（問題点を解決するための手段（及び作用））先願のア
ーキテクチャは、ＰＥ間の接続を自分自身が隣接するも
の同士と規定している。そこで本発明によれば、第１図
のように自分自身への接続はＰＨの中に閉じ込めると、
ＰＥ間の接続は第２図のように隣接ＰＥのみの接続とな
る。

この場合１のセレクタの規模は大きくなるが、処理によ
る接続の違いが全てこのセレクタに吸収される。

これによって、ガロア体上の演算の相違は全てセレクタ
の制御の相違に帰着され、ＰＥを処理毎に区別すること
なく、多重的に用いることができる。従って、ＰＥを多
重的に用いることによって回路規模を増加させずに１）
〜７）の全ての処理を実現することができる。これはガ
ロア体上の演算における汎用ＰＥと言える。

〔実施例〕

第１図に本発明による基本ＰＥを示す、第１図において
、１は多入力多出力のセレクタ（ＭＵＸ）であり、２．
３は（ガロア体上の）乗算器であり、４は（ガロア体上
の）加算器である。ＧＦ　（２’　）上の原始多項式Ｐ
（ｘ）’Ｘ’　＋Ｘ’　＋Ｘ’　＋Ｘ２＋１による乗算
器を考えた場合、２．３は第１１図のように実現され、
４はＥＸσＲ（８個）によって実現される。

５〜１１はＣＫによって動作するレジスタである。

１のセレクタを１００ゲート、第１１図の構成による２
、３の乗算器を３００ゲート、４の加算器を５０ゲート
、５〜１１のレジスタ１つを５０ゲートとすると、ＩＰ
Ｅに要する回路規模は約１１００ゲントとなる。また１
素子に要する遅延時間を５〜１０ｎｓとした場合、ＩＰ
Ｈに要する処理速度は１０〜２０ＭＨｚとなる。

このＰＥを図２のように接続し、セレクタ選択信号Ｓ１
．．５を処理に応じて制御することによって種々の演算
を行うことができる。

（他の実施例〕１）〜７）の処理毎の（図２を！ブロックとした場合の
）入出力関係とセレクタ選択信号の制御表を図３〜９＃
＝填＝コ＝に示す。

１）まず、各ＰＥにα’　　（ｙｗｔ、・・・、２ｔ）
をｓｅｔするために、＃１のＰＥのへ入力にαｊをα〜
α２ｔの順に入力する。各ＰＥはＳｌ、、５＝０２（以
下セレクタ選択信号Ｓ１．．５の値はＭＥＸで表す）に
制御され、Ｗ出力からへ入力のαｊ　（ｊ＝１．・・−
，２ｔ）が１クロック遅れで出力される。各ＰＥに設定
すべきα１の値が来た時Ｓｔ、、５＝０３とすることに
よって、レジスタ５．１１にα４及び１が設定される。

α１設定後はＳｌ、、５−０２に戻す。

次に演算中はγｎ−１（ｉ＝＋１．・・・、ｎ）におい
てｉ　＝ｍ　ｌの時、Ｓｌ、、５寓００とし、Ｘから初
期値Ｚ。−〇が出力され、Ｚｌ　”Ｚ　　ｌ−１・α４
＋γｎ−１−γ、−Ｉ　（■）が計算される。

ｉｗ２．・・・、ｎまでは通常Ｓｔ、、５−０１として
前演算結果Ｚ　ｌ−１をＤ入力からＸ出力にフィードバ
ックすることによって■の演算を行う。

ｉｘｎの時、＃ｊのＰＥのレジスタ８にシンドローム係
数Ｓ、が構成される０次の符号語を処理するためにその
５ｊ−１を次のクロックｉｘｌでレジスタ９に移す、各
ＰＥを順次Ｓ１．．５−０２とすることによって、レジ
スタ９のＳ　Ｊ−１が２出力から出力され、＃２ｔのＰ
Ｅからシンドローム多項式Ｓ　（ｘ）の係数が順次出力
される。

２）まず＃０のＰＥをＳｔ、、５−０４として、ＡＢ大
入力らＡ（λ）、Ｂ（Ｘ）を入力する。

ｉｘｌの時入力される多項式Ａ　（ｘ）及びＢ（Ｘ）の
最高次数係数β、αを各々レジスタ１１．５に設定する
（ｉ＝ｉ）、ｉ＝２．・・・。

２ｔ（７）時Ｓｔ、、５＝０８として、演算Ｃ（ｘ）＝
α・Ａ　（ｘ）＋β・Ｂ　（ｘ）をｘｙ出力から出力す
る。その時レジスタ６．１ｏの値をフィードバックして
、Ｗ、Ｚ出力から出力することニヨって、Ｃ（ｘ）と最
高次数をそろえてＡ（Ｘ）、Ｂ　（Ｘ）が次のＰＥに入
力される。

以下、＃ｉ　（ｉ＝ｆ、・・・、２ｔ）のＰＥを前Ａ（
ｘ）、Ｂ　（ｘ）、Ｃ（ｘ）の次数から適当なモード（
ｎｏｐ、ｒｅｄｕｃｅＡ、ｒｅｄｕｃｅＢ）で制御し、
上記の演算を繰り返す。（アルゴリズムの詳細は先願に
示す）。

以上の演算を＃０から＃２ｔのＰＥまで繰り返すことに
よって、Ａ　（ｘ）とＢ　（ｘ）の最大公約多項式が求
められる。ただし、＃２　ｔ＋　１のＰＥはｄ　ｅ　ｇ
　Ａ　＜　ｔかｄ　ｅ　ｇ　Ｂ　＜　ｔの判定のみのた
めに必要であり、ｄ　ｅ　ｇ　Ａ　＜　ｔの時ｎｏｐ’
　とする。

３）各符号毎に必要なｆ　ｔ−Ｊがレジスタ９に入力さ
れているとする。ｉｘｌの時Ｓｔ、、５−ＱＣとしてレ
ジスタ９のｆ　ｔ−ｊをＸに出力し、レジスタ６に移す
。その時Ｃ入力からはＺｏ　＝　Ｏ、Ｅ入力からはα−
ｎ−１（ｉ−１）が入力され、Ｚ。

昭２０−α”６＋ｆｔ□Ｊが演算される。ｉ＝２゜・・
・、ｔの時、通常Ｓ１．．５＝ＯＥとしてＺｌ”　Ｚ　
Ｉ−ｒ　α−”’　＋　ｆ　ｔ−Ｊ　（ｙ）演算を行い
、ｊ−ｔノ時＃ｔのＰＥからｆ（α−ｎｉ１）の値が出
力される。

ただし、ｆ　ｔ−Ｊをレジスタ６に入力するために、２
）のＰＥから各ＰＥで必要なｆ　ｔ−Ｊの値が送られて
きた時、Ｓｌ、、５−ＯＤとする。

また、λ′係数の時０設定のためにＳｌ、、５−ＯＦと
する。

４）通常Ｓ１．．５−１１としＴ　’　ｎ−ｒ　＝　ｒ
　ｎ−＋＋Ｏを演算し出力する。誤り位置の時Ｓ１．．
５＝１０とすることによって、γ　ｎ−１”γｎ−１＋
ω（α−”’）／λ′　（αす０１）を演算し、誤り訂
正を行う。

誤り位置の検出はえ（α′″”’）　ｗ　Ｏ（ｉ　＝　
１　。

・・・、ｎ）の時に行われ、これによつてＳｌを制御す
る。

５）まず、Ｙｊ　（ｊ＝１．・・・、２ｔ）の設定のた
め＃１のＰＥのＡ入力にＹｊをＹ、〜Ｙ２ｔの順に入力
する。ｉｗｌの時３１．．５−１４とすることによって
、Ａ入力からのＹＪ　（ｊ＝１゜・・・、２ｔ）がレジ
スタ５に設定される。Ｃ入力からはＺ　Ｊ−１が入力さ
れ、セレクタのＸ出力を通してレジスタ６に入力される
。レジスタ６の出力は次のクロックでＹ（セレクタ）に
出力され、Ｚｓ　−Ｚｔ−１・Ｙ　　ｒ−ｘ＋ｚ　　１
−１が演算される。それを２を個のＰＥで行うことによ
って消失位置多項式λ（Ｘ）が求まる。

ただし、Ｚ　　Ｉ−１の多項式は＃ｊのＰＥにつぃてｊ
の長さしかないので、Ｊ＝ｊ〜２ｔの間はＸ（セレクタ
）からＯが出力される。

６）＃１のＰＥのＢ入力にシンドローム多項式Ｓ　（ｘ
）の係数がＳ　２ｔ−ｆ””　Ｓ　Ｏの順に入力され、
同時にＥ入力からはえ（Ｘ）の係数がλ２ｔ〜λ。

の順に入力されるとする。Ｃ入力からはＺ　　Ｉ−１の
入力が入力されるが＃１のＰＥではＺ。−０であるので
０が入力される。

ｉｗｌの時Ｓ１．．５＝１２とし、レジスタ５．１１に
各々設定値、１及びＳ　２ｔ−Ｊ又は＃ｊのＰＥについ
て設定される。ｉ＝２以降Ｓ１．．５冨１３とすること
によって１及びＳ　２ｔ−Ｊの順に保持される。Ｘは常
にＣ入力Ｚ　　ｌ−１を出力する。

Ｙはｉ＝１の時０．ｉ＝２以降Ｅ入力λ（Ｘ）をレジス
タ９で１クロック遅らせたものを出力することによって
多項式Ｚ　１−１に対し、１次低い形のλ（Ｘ）となる
。

これによって、Ｚ、＝Ｚ、−ビＸ＋λ（Ｘ）・Ｓ　２ｔ
−Ｊが順次演算され、＃２ｔのＰＥから演算結果である
λ（Ｘ）　・Ｓ　（ｘ）が出力される。

７）情報Ｉ　（Ｘ）　＝　（Ｉ　ｈ−＋　、　　Ｉ　　
ｈ−ｚ、　・・・。

Ｉｏ）をＡ（ｘ）、生成多項式　ｇ（ｘ）２＝ｘ”　＋
ｇｍ−＋　＃　ｘ”−’　＋ｍｇ、”　ｘ＋ｇ（１’ａ
”Ｂ　（ｘ）と考える。パリティＰ　（ｘ）はＡ　（ｘ
）をＢ　（ｘ）で割った余りであるので、その動作は２
）におけるｒｅｄｕｃｅＡの動作に同様になる。

ただし、ｒｅｄｕｃｅＡをｈ回行う必要があるので、Ｐ
Ｅはｈ個必要である。

これによって前特許に示した１）〜７）の処理が、セレ
クタ選択信号の制御のみによって実現できることがわか
る。

〔発明の効果〕

このＰＥを用いることにより、先願と異なるアプローチ
による回路規模の小型化が行える。

このアプローチは消失誤り訂正にとって最も有効である
と思われる。

復号処理について考えた場合、１）、３）。

４）の処理回数は符号長ｎに依存する。即ち、１）、３
）、４）の処理は１符号長分の処理に対してｎ回処理を
行わなければならない、それに対して、２）、５）、６
）の処理回数は訂正能力ｔに依存する。（詳細は先願参
照）従って、ｎｅｔの場合２）、５）、６）の処理に対
してＰＥを多重的に用いることによって回路規模を増大
させずに消失誤り訂正を含む復号器が構成できる。

第１０図にその場合のシステム構成を示す。

第１０図の１）において、受信語ｎ回の処理でシンドロ
ームを求めている間に、消失位置Ｙｌ（ｉｗｉ、・・・
、ｓ）を２）、５）、６）のブロックに入力し、消失位
置多項式λ（ｘ）を求める。その出力と１）からのシン
ドローム多項式５（ｘ）をＭＵＸを通して２）、５）、
６）のブロックにフィードバックし、λ（ｘ）ＩＳ（Ｘ
）を生成する。その出力を再び２）、５）。

６）のブロックにフィードバックしてＧＣＤを求める。

この関係を第１１図に示す。

また、図１２のようにＲＡＭと組み合わせて全体の制御
をｃｏｎｔｒｏｌ　１部でプログラム的に行うことによ
って、汎用演算機として用いることができる。

【図面の簡単な説明】

第１図は本発明の基本ＰＥの説明図、第２図は本発明の基本ＰＥの接続図、第３図は本発明の基本ＰＥによるシンドローム生成用入
出力図、第４図は本発明の基本ＰＥによるＧＣＤ生成用入出力図
、第５図は本発明の基本ＰＥによる多項式の値生成用入出
力図、第６図は本発明の基本ＰＨによる誤り訂正用入出力図、第７図は本発明の基本ＰＨによる消失位置多項式生成用
入出力図、第８図は本発明の基本ＰＨによる乗算用入出力図第９図は本発明の基本ＰＨによる符号化用入出力図、第１０図、第１１図は本発明の基本ＰＥによるシステム
構成図及びタイミング図、第１２図は本発明の基本ＰＥによる汎用システム構成図
、第１３図はガロア体上の乗算器の例を示す図である。

Claims

【特許請求の範囲】セレクタとレジスタと論理回路を１つの単位とする回路
を複数用いて規則的に構成し誤り訂正を行わせる回路に
おいて、誤り訂正において必要な次の（１）〜（７）の
処理を同一単位回路及び同一接続を用いて構成し、各単
位回路のセレクタ制御を処理に応じて変更することによ
って行うリード・ソロモン符号化・復号方式。（１）シンドローム生成（２）誤り位置多項式と誤り数値多項式の生成（３）誤り位置と誤り数値の生成（４）誤り訂正の実行（５）消失位置多項式の生成（６）シンドローム多項式と消失位置多項式の乗算（７）符号化