JPS63231798A - ２次元シフトレジスタ - Google Patents
２次元シフトレジスタInfo
- Publication number
- JPS63231798A JPS63231798A JP62066107A JP6610787A JPS63231798A JP S63231798 A JPS63231798 A JP S63231798A JP 62066107 A JP62066107 A JP 62066107A JP 6610787 A JP6610787 A JP 6610787A JP S63231798 A JPS63231798 A JP S63231798A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- shift register
- input
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000011159 matrix material Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional, e.g. horizontal and vertical shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
２次元の情報を扱う画像データ処理システムにおいて、
２次元の画像データを２次元のまま扱えるようにＤ−フ
リップフロップ（以下Ｄ−ＦＦと称する）を２次元に配
置し、各Ｄ−ＦＦの前段に、上、下、左、及び右隣りの
各Ｄ−ＦＦの出力を加えて、そのうちの一つを選んで該
Ｄ−ＦＦに加えるセレクタを付加する事により、データ
を上下左右の４方向に自由にシフトできるようにし、処
理時間の短縮を図るようにしたものである。
２次元の画像データを２次元のまま扱えるようにＤ−フ
リップフロップ（以下Ｄ−ＦＦと称する）を２次元に配
置し、各Ｄ−ＦＦの前段に、上、下、左、及び右隣りの
各Ｄ−ＦＦの出力を加えて、そのうちの一つを選んで該
Ｄ−ＦＦに加えるセレクタを付加する事により、データ
を上下左右の４方向に自由にシフトできるようにし、処
理時間の短縮を図るようにしたものである。
本発明は画像データ処理システムにおいて使用される２
次元シフトレジスタに関するものである。
次元シフトレジスタに関するものである。
画像データは膨大であり処理時間が大きくなる傾向があ
る。したがって、処理専用のハードウェア回路等の開発
により処理時間の短縮が望まれている。
る。したがって、処理専用のハードウェア回路等の開発
により処理時間の短縮が望まれている。
第４図は従来例のシフトレジスタの構成を示すブロック
図である。
図である。
第５図は一例の画像データ処理システムの構成を示すブ
ロック図である。
ロック図である。
第５図において、計算機のＣＰ［Ｉ Ｌ内で作られたプ
ログラムにより、予め記憶装置２に蓄積したデータを読
み出しシフトレジスタ３に書き込む。そして、シフトレ
ジスタ３において必要な画像処理を行った後、後段の画
像処理回路（図示しない）に転送する。
ログラムにより、予め記憶装置２に蓄積したデータを読
み出しシフトレジスタ３に書き込む。そして、シフトレ
ジスタ３において必要な画像処理を行った後、後段の画
像処理回路（図示しない）に転送する。
次に、上記シフトレジスタ３の動作について詳細に説明
する。
する。
第４図において、このシフトレジスタはＤ−ＦＦを例え
ば縦および横方向に８個ずつ配置し、前置したＤ−ＦＦ
のＱ出力を後置したＤ−ＦＦのＤ入力に加える。
ば縦および横方向に８個ずつ配置し、前置したＤ−ＦＦ
のＱ出力を後置したＤ−ＦＦのＤ入力に加える。
又、上段の右端のＤ−ＦＦのＱ出力を次段の左端のＤ−
ＦＦのＤ入力に加える。以下、これを繰り返し、最下段
の右端のＤ−ＦＦ３−８８のＱ出力を、スイッチの接点
４を介して最上段の左端の１）−ＦＦ３−１１のＤ入力
に加える。
ＦＦのＤ入力に加える。以下、これを繰り返し、最下段
の右端のＤ−ＦＦ３−８８のＱ出力を、スイッチの接点
４を介して最上段の左端の１）−ＦＦ３−１１のＤ入力
に加える。
このようにして、各Ｄ−ＦＦの入力と出力を一次元的に
接続した構成になっている。
接続した構成になっている。
まず、最上段の左端のＤ−ＦＦ３−１１のＤ入力に接続
したスイッチの接点４に、ＣＰＵ １からのスイッチ制
御信号を加える事により、スイッチの接点４をｆ側に切
り替えて、第５図に示す記憶装置２から新規のデータを
読み出し上記シフトレジスタに人力する。
したスイッチの接点４に、ＣＰＵ １からのスイッチ制
御信号を加える事により、スイッチの接点４をｆ側に切
り替えて、第５図に示す記憶装置２から新規のデータを
読み出し上記シフトレジスタに人力する。
このデータはＤ−ＦＦ３−１１の入力りに加えられる。
同時にクロックを入力ＧＫに加える。このクロックによ
り入力りに加えたデータはＤ−ＦＦ３−１１の出力Ｑに
移され、Ｄ−ＦＦ３−１２の入力りに加えられる。そし
て、Ｄ−ＦＦ３−１２の入力りに加えたデータは、２番
目のクロックによりＤ−ＦＦ３−１２の出力Ｑに移され
る。
り入力りに加えたデータはＤ−ＦＦ３−１１の出力Ｑに
移され、Ｄ−ＦＦ３−１２の入力りに加えられる。そし
て、Ｄ−ＦＦ３−１２の入力りに加えたデータは、２番
目のクロックによりＤ−ＦＦ３−１２の出力Ｑに移され
る。
同時に、Ｄ−ＦＦ３−１１の入力りに加えた次のデータ
はＤ−ＦＦ３−１１の出力Ｑに移される。
はＤ−ＦＦ３−１１の出力Ｑに移される。
以下順次、新規なデータが入力される。今の場合、この
シフトレジスタが縦に８個、横に８個、計６４個の１３
−ＦＦ３−１１〜３−８８から構成されているため、最
大６４個のデータが入力された時、ＣＰＵ １からのス
イッチ制御信号によりスイッチの接点４をｅ側に切り替
える。
シフトレジスタが縦に８個、横に８個、計６４個の１３
−ＦＦ３−１１〜３−８８から構成されているため、最
大６４個のデータが入力された時、ＣＰＵ １からのス
イッチ制御信号によりスイッチの接点４をｅ側に切り替
える。
そして、たとえば最下段のＤ−ＦＦ３−８１〜３−８８
に保持しているデータを、最上段の右端のＤ−ＦＦ３−
１８の出力Ｑに分岐して接続した出力端子から読み出し
たい時、クロックにより最下段のデータを最上段のＤ−
ＦＦ３−１１〜３−１８に移し、クロックにより出力端
子から読み出すようにしていた。
に保持しているデータを、最上段の右端のＤ−ＦＦ３−
１８の出力Ｑに分岐して接続した出力端子から読み出し
たい時、クロックにより最下段のデータを最上段のＤ−
ＦＦ３−１１〜３−１８に移し、クロックにより出力端
子から読み出すようにしていた。
しかしながら上述の従来例のシフトレジスタにおいては
、２次元の画像データを１次元的に読み出していたため
に、データを保持するＤ−ＦＦの場所によっては、読み
出すのに時間がかかるという問題点があった。
、２次元の画像データを１次元的に読み出していたため
に、データを保持するＤ−ＦＦの場所によっては、読み
出すのに時間がかかるという問題点があった。
上記問題点は第１図に示すように、入力のクロックによ
り、蓄積した画素に対応するデータを出力する複数個の
記憶手段７１、〜．７ｎ （ｎは自然数）と、記憶手段
７１、〜．７ｎのそれぞれの前段に接続され、記憶手段
７１、〜．７ｎに蓄積した画素に対応するデータの、上
下左右の画素に対応するデータを蓄積する記憶手段の出
力を加えて、制御信号によりそのうちの一つの入力を選
んで、後段に接続した記憶手段に加えるようにしたセレ
クタ６１、〜．６ｎとで構成した本発明の２次元シフト
レジスタによって解決される。
り、蓄積した画素に対応するデータを出力する複数個の
記憶手段７１、〜．７ｎ （ｎは自然数）と、記憶手段
７１、〜．７ｎのそれぞれの前段に接続され、記憶手段
７１、〜．７ｎに蓄積した画素に対応するデータの、上
下左右の画素に対応するデータを蓄積する記憶手段の出
力を加えて、制御信号によりそのうちの一つの入力を選
んで、後段に接続した記憶手段に加えるようにしたセレ
クタ６１、〜．６ｎとで構成した本発明の２次元シフト
レジスタによって解決される。
第１図において、画素に対応するデータを蓄積する例え
ば記憶手段７２０入力に接続されたセレクタ６２は、上
記記憶手段７２に蓄積した画素に対応するデータの上、
下、左、及び右に隣接する各画素に対応するデータを蓄
積する記憶手段７１．７３．７４、及び７５の出力を加
え、上記４つの入力から制御信号により１つを選んで上
記記憶手段７２の入力に加える事が出来る。
ば記憶手段７２０入力に接続されたセレクタ６２は、上
記記憶手段７２に蓄積した画素に対応するデータの上、
下、左、及び右に隣接する各画素に対応するデータを蓄
積する記憶手段７１．７３．７４、及び７５の出力を加
え、上記４つの入力から制御信号により１つを選んで上
記記憶手段７２の入力に加える事が出来る。
即ち、セレクタの制御によりデータを上、下、左、右の
４方向のいずれかにシフトする事が出来る。
４方向のいずれかにシフトする事が出来る。
第２図は本発明の実施例の２次元シフトレジスタの構成
を示すブロック図である。
を示すブロック図である。
第３図は実施例で使用されるセレクタの動作を説明する
図である。
図である。
全図を通じて同一符号は同一対象物を示す。
第２図において、このシフトレジスタは縦および横方向
にそれぞれ８個のＤ−ＦＦを８×８のマトリクス状に配
置し、それぞれのＤ−ＦＦの入力りにセレクタ（以下Ｓ
ＥＬと称する）を付加する。各行の左端の５ＥＬ６−１
１．６−２１、〜．６−８１には、新規のデータ入力と
、右端のＤ−ＦＦ７−１８．７−２８、〜．７−８８の
出力としてのデータ入力とを切り替えるためのスイッチ
の接点５−１〜５−８を接続した構成になっている。そ
して各Ｄ−ＦＦは、２次元の画像を構成する各画素に対
応するデータを蓄積するものとする。
にそれぞれ８個のＤ−ＦＦを８×８のマトリクス状に配
置し、それぞれのＤ−ＦＦの入力りにセレクタ（以下Ｓ
ＥＬと称する）を付加する。各行の左端の５ＥＬ６−１
１．６−２１、〜．６−８１には、新規のデータ入力と
、右端のＤ−ＦＦ７−１８．７−２８、〜．７−８８の
出力としてのデータ入力とを切り替えるためのスイッチ
の接点５−１〜５−８を接続した構成になっている。そ
して各Ｄ−ＦＦは、２次元の画像を構成する各画素に対
応するデータを蓄積するものとする。
又、各ＳＥＬに第５図に示すＣＰＵ １から２個のセレ
クタ制御信号（以下５ＥＬＬ、５ＥＬ２と称する）を加
える事により、第３図に示すように左、右、下、又は上
に隣接する各画素に対応するデータを蓄積する、各Ｄ−
ＦＦの出力から加えた信号のうち一つを出力するように
、ＳＥＬに有するスイッチを切り替える。
クタ制御信号（以下５ＥＬＬ、５ＥＬ２と称する）を加
える事により、第３図に示すように左、右、下、又は上
に隣接する各画素に対応するデータを蓄積する、各Ｄ−
ＦＦの出力から加えた信号のうち一つを出力するように
、ＳＥＬに有するスイッチを切り替える。
例えば、Ｄ−ＦＦ７−２２について説明すると、５ＥＬ
Ｉ、５ＥＬ２が共に“０″の時、左に隣接するＤ−ＦＦ
７−２１の出力のデータを５ＥＬ６−２２の出力Ｙとし
て、Ｄ−ＦＦ７−２２の入力りに加える。又、５ＥＬＬ
が“０″、５ＥＬ２が“１”の時、下に隣接するＤ−Ｆ
Ｆ７−３２の出力のデータを５ＥＬ６−２２の出力Ｙと
して、Ｄ−ＦＦ７−２２の入力りに加える。５ＥＬＩが
“１”、５ＥＬ２が１１０１１の時、右に隣接するＤ−
ＦＦ７−２３の出力のデータをＳＥＬ ６−２２の出力
Ｙとして、Ｄ−ＦＦ７−２２の入力りに加える。
Ｉ、５ＥＬ２が共に“０″の時、左に隣接するＤ−ＦＦ
７−２１の出力のデータを５ＥＬ６−２２の出力Ｙとし
て、Ｄ−ＦＦ７−２２の入力りに加える。又、５ＥＬＬ
が“０″、５ＥＬ２が“１”の時、下に隣接するＤ−Ｆ
Ｆ７−３２の出力のデータを５ＥＬ６−２２の出力Ｙと
して、Ｄ−ＦＦ７−２２の入力りに加える。５ＥＬＩが
“１”、５ＥＬ２が１１０１１の時、右に隣接するＤ−
ＦＦ７−２３の出力のデータをＳＥＬ ６−２２の出力
Ｙとして、Ｄ−ＦＦ７−２２の入力りに加える。
又、５ＥＬＬ、５ＥＬ２が共に“１″の時、上に隣接す
るＤ−ＦＦ７−１２の出力のデータを５ＥＬ６−２２の
出力Ｙとして、Ｄ−ＦＦ７−２２の入力りに加える。
るＤ−ＦＦ７−１２の出力のデータを５ＥＬ６−２２の
出力Ｙとして、Ｄ−ＦＦ７−２２の入力りに加える。
このようにしてＣＰＵからの制御信号により、ＳＥＬ内
のスイッチを駆動してＤ−ＦＦに保持するデータを上、
下、左、又は右にシフトする事が出来る。
のスイッチを駆動してＤ−ＦＦに保持するデータを上、
下、左、又は右にシフトする事が出来る。
尚、最上段のＤ−ＦＦ７−１１、〜．７−１８において
制御信号５ＥＬＬ、５ＥＬ２が共に“１”の時には、最
下段のＤ−ＦＦ７−８１、〜．７−８８の出力のデータ
を加えるようにする。最下段のＤ−ＦＦ７−８１、〜．
７−８８においても、５ＥＬＩが“０″、５ＥＬ２が“
１″の時には最上段のＤ−ＦＦ７−１１、〜．７−１８
の出力のデータを加えるようにする。
制御信号５ＥＬＬ、５ＥＬ２が共に“１”の時には、最
下段のＤ−ＦＦ７−８１、〜．７−８８の出力のデータ
を加えるようにする。最下段のＤ−ＦＦ７−８１、〜．
７−８８においても、５ＥＬＩが“０″、５ＥＬ２が“
１″の時には最上段のＤ−ＦＦ７−１１、〜．７−１８
の出力のデータを加えるようにする。
左端のＤ−ＦＦ７−１１、〜．７−８１において５ＨＬ
Ｉ、５ＥＬ２が共に“０″の時には、右端のＤ−ＦＦ７
−１８、〜．７−８８の出力のデータを加えるようにす
る。右端のＤ−ＦＦ７−１８、〜．７−８８においても
Ｓｔ！Ｌｌが１″、５ＥＬ２が“０″の時には、左端の
Ｄ−ＰＰ７−１１．〜．７−８１の出力のデータを加え
るようにする。
Ｉ、５ＥＬ２が共に“０″の時には、右端のＤ−ＦＦ７
−１８、〜．７−８８の出力のデータを加えるようにす
る。右端のＤ−ＦＦ７−１８、〜．７−８８においても
Ｓｔ！Ｌｌが１″、５ＥＬ２が“０″の時には、左端の
Ｄ−ＰＰ７−１１．〜．７−８１の出力のデータを加え
るようにする。
更に、このシフトレジスタの各Ｄ−ＦＦに新規のデータ
を入力したい時は、各行の左端のＳＥＬに接続したスイ
ッチの接点５−１〜５−８にＣＰＵ １からスイッチ制
御信号を加え、上記スイッチの接点を入力データ側ｆに
切り替える事により行う事が出来る。
を入力したい時は、各行の左端のＳＥＬに接続したスイ
ッチの接点５−１〜５−８にＣＰＵ １からスイッチ制
御信号を加え、上記スイッチの接点を入力データ側ｆに
切り替える事により行う事が出来る。
尚、本発明の２次元シフトレジスタは、基本回路の組み
合わせにより構成されるため、特にＬＳＩを使用した回
路で実現するのに適している。
合わせにより構成されるため、特にＬＳＩを使用した回
路で実現するのに適している。
又、本発明の２次元シフトレジスタは、画像上で各画素
に対応するデータを上下左右にシフトできれば良＜ 、
Ｄ−ＦＦの配列には直接こだわらない。
に対応するデータを上下左右にシフトできれば良＜ 、
Ｄ−ＦＦの配列には直接こだわらない。
以上説明のように本発明によれば、データを上下左右の
４方向にシフト出来るため、２次元のデータから成る画
像情報の処理時間が大幅に短縮できる。
４方向にシフト出来るため、２次元のデータから成る画
像情報の処理時間が大幅に短縮できる。
第１図は本発明の原理図、
第２図は本発明の実施例の２次元シフトレジスタの構成
を示すブロック図、 第３図は実施例で使用されるセレクタの動作を説明する
図、 第４図は従来例のシフトレジスタの構成を示すブロック
図、 第５図は一例の画像データ処理システムの構成を示すブ
ロック図である。 図において ６１、〜．６ｎはセレクタ、 ７Ｌ〜、７ｎは記憶手段 を示す。
を示すブロック図、 第３図は実施例で使用されるセレクタの動作を説明する
図、 第４図は従来例のシフトレジスタの構成を示すブロック
図、 第５図は一例の画像データ処理システムの構成を示すブ
ロック図である。 図において ６１、〜．６ｎはセレクタ、 ７Ｌ〜、７ｎは記憶手段 を示す。
Claims (1)
- 【特許請求の範囲】 入力のクロックにより、蓄積した画素に対応するデー
タを出力する複数個の記憶手段（７１、〜、７ｎ）（ｎ
は自然数）と、 該記憶手段（７１、〜、７ｎ）のそれぞれの前段に接続
され、該記憶手段（７１、〜、７ｎ）に蓄積した画素に
対応するデータの、上下左右の画素に対応するデータを
蓄積する記憶手段の出力を加えて、制御信号によりその
うちの一つの入力を選んで、後段に接続した該記憶手段
に加えるようにしたセレクタ（６１、〜、６ｎ）とで構
成した事を特徴とする２次元シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066107A JPS63231798A (ja) | 1987-03-20 | 1987-03-20 | ２次元シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066107A JPS63231798A (ja) | 1987-03-20 | 1987-03-20 | ２次元シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231798A true JPS63231798A (ja) | 1988-09-27 |
Family
ID=13306334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066107A Pending JPS63231798A (ja) | 1987-03-20 | 1987-03-20 | ２次元シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231798A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310009A (ja) * | 2004-04-23 | 2005-11-04 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 情報処理装置及び情報処理方法、並びにシフト・レジスタ |
| JP2006523340A (ja) * | 2003-03-14 | 2006-10-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２次元データメモリ |
| GB2510286B (en) * | 2011-10-28 | 2015-08-19 | Hewlett Packard Development Co | Row shifting shiftable memory |
| US9390773B2 (en) | 2011-06-28 | 2016-07-12 | Hewlett Packard Enterprise Development Lp | Shiftable memory |
| US9542307B2 (en) | 2012-03-02 | 2017-01-10 | Hewlett Packard Enterprise Development Lp | Shiftable memory defragmentation |
| US9576619B2 (en) | 2011-10-27 | 2017-02-21 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting atomic operation |
| US9589623B2 (en) | 2012-01-30 | 2017-03-07 | Hewlett Packard Enterprise Development Lp | Word shift static random access memory (WS-SRAM) |
| US9606746B2 (en) | 2011-10-27 | 2017-03-28 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting in-memory data structures |
| US9846565B2 (en) | 2011-10-27 | 2017-12-19 | Hewlett Packard Enterprise Development Lp | Shiftable memory employing ring registers |
-
1987
- 1987-03-20 JP JP62066107A patent/JPS63231798A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523340A (ja) * | 2003-03-14 | 2006-10-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２次元データメモリ |
| JP2005310009A (ja) * | 2004-04-23 | 2005-11-04 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 情報処理装置及び情報処理方法、並びにシフト・レジスタ |
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| US9576619B2 (en) | 2011-10-27 | 2017-02-21 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting atomic operation |
| US9606746B2 (en) | 2011-10-27 | 2017-03-28 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting in-memory data structures |
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| US9542307B2 (en) | 2012-03-02 | 2017-01-10 | Hewlett Packard Enterprise Development Lp | Shiftable memory defragmentation |
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