JPS63229753A - 電力用半導体デバイス - Google Patents
電力用半導体デバイスInfo
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- JPS63229753A JPS63229753A JP63053409A JP5340988A JPS63229753A JP S63229753 A JPS63229753 A JP S63229753A JP 63053409 A JP63053409 A JP 63053409A JP 5340988 A JP5340988 A JP 5340988A JP S63229753 A JPS63229753 A JP S63229753A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- Thyristors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、互に逆導電型であってクーンオフ時に阻止
性のｐｎ接合を形成する少くとも２つの領域が境を接し
て設けられ、その中の第１８１１域は一定のドーパント
密度（Ｎ１）を示す半導体物体を含むターンオフ可能の
電力用半導体デバイスに関するものである。 〔従来の技術〕 この種のターンオフ可能の電力用半導体デバイスの一例
は文献「アイ・イー・イー・イー・トランサクシッンズ
・オン・エレクトロニック・デバイセズ（ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｖｉｃｅｓ） 」ＥＤ −３２、
性のｐｎ接合を形成する少くとも２つの領域が境を接し
て設けられ、その中の第１８１１域は一定のドーパント
密度（Ｎ１）を示す半導体物体を含むターンオフ可能の
電力用半導体デバイスに関するものである。 〔従来の技術〕 この種のターンオフ可能の電力用半導体デバイスの一例
は文献「アイ・イー・イー・イー・トランサクシッンズ
・オン・エレクトロニック・デバイセズ（ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｖｉｃｅｓ） 」ＥＤ −３２、
〔９〕、１９
８５年、１８３０頁以下に記載されている。その第１図
にはＧＴＯサイリスタの典型的なドーピングプロフィル
が示されている。このＧＴＯサイリスタには一定の低濃
度にｎドープされた広いベース領域があり、その一方の
側には急峻なドープ濃度勾配を示すｐ型エミフタ領域が
境を接し、他方の側には同じく急峻なドープ濃度勾配を
示しゲート電極に結ばれている狭いｐ型ベース領域が境
を接する。この高濃度にｐ型ドープされたベース領域に
は更に高濃度にｎ型ドープされたエミッタ領域が境を接
する。 この種のＧＴＯサイリスタのドーピングプロフィルの原
理的形状をこの明細書の第３図に示す。 接続コンデンサと呼ばれているコンデンサをＧＴＯサイ
リスタに並列接続することも、文献「デア・エレクトロ
二カー（Ｄｅｒ Ｅｌｅｋｔｒｏｎｉｋｅｒ） Ｊ第１
１号１９８５年、４４頁以下に記載され公知である。こ
の接続コンデンサはＣＴＯサイリスタのターンオフに際
して正の電圧しゅん度を限定するためのものである。こ
のコンデンサにはしばしば並列抵抗をもつダイオードが
直列接続され、ＲＣＤ回路又はスナツパ−回路（Ｓｎｕ
ｂｂｅｒ−Ｃｉｒｃｕｉｔ ）として公知である。 公知のＧＴＯサイリスタではゲート接続端に負の制御パ
ルスを加えることによりサイリスタをターンオフするこ
とができる。ターンオフ過程においてはｎ型エミッタの
蓄積期間の経過後電子が供給されることはないから、半
導体物体内では純正、孔電流だけがｎ型ベース領域から
ｐ型ベース領域を通してゲート電極に達する。この正孔
はほぼ飽和速度ｖｔ（シリコンではＶ、−ｘ Ｑｔ ｃ
ｍ／ｓ）で動き、それによる空間電荷が半導体物体のド
ーピングによる空間電荷に加え合わされる。これによっ
て電界のピークがｐｎ接合面からｐ型ベース領域に向っ
て移動し、ｐ型ベース領域のドーパント濃度ＮＡが精確
に空孔密度に対応する点に達する。更に空間電荷の変化
によりｎ型ベース領域において空間電荷領域の凝縮が起
り、あるいはｐ型ベース領域において空間電荷領域の拡
張が起る。 急峻な勾配を示す公知のｐ型ベース領域ドーピングプロ
フィルの場合寛際に生ずる高い電流密度（例えば１００
Ａ／ｃｍ” ）においてこのドーピング濃度の勾配は
極めて太き（、ｐ型ベース領域においての空間電荷領域
の拡張もｎ型ベース領域においての空間電荷領域の凝縮
を補償できないからこれによって耐電圧性が低下する。 ＧＴＯサイリスタのターンオフに際して降下時の電流変
化μＳ当り１００ＯＡ単位の大きさとなり、これがＲＣ
Ｄ回路において整流されるから半導体物体を流れる電流
が更に大きくなるとＲＣＤ回路の寄生インダクタンスに
基く高い電圧ピークが発生する。動的耐電圧性が低いた
めこの現象はＧＴＯサイリスタの破壊に導く。 この問題は原理的には整流に際して急速に空乏化する必
要があるｐｎ接合をもつ総ての半導体デバイスにおいて
生ずるものであって、例えばベース制御の反転によって
遮断されるダイオード、バイポーラ・トランジスタ等に
おいて問題となる。 〔発明が解決しようとする課題〕 この発明の目的は、ターンオフ可能の電力用半導体デバ
イスの動的耐電圧性を高めることである。 （課題を解決するための手段〕 この目的は、ターンオフ時に阻止性のｐｎ接合を形成す
る２つの領域中の第２領域にｐｎ接合面に接し幅が最低
２０Ｘ１０−６ｍの区域を設け、この区域の基底ドーピ
ング密度Ｎ８をＮ２＝ｊ／（ｅ−ｖ）で与えられる値と
すること、ｐｎ接合から見たこのｗｉ域のドーパント密
度の勾配ｄＮ、／ｄ８の最大を５ Ｘ Ｉ Ｑ ｌ ｈ
ｃｌｌ−４以下とすることによって達成される。 〔作用〕 この発明によるターンオフ可能の電力用半導体デバイス
により、ターンオフ時に半導体物体を流れるキャリアに
よってｐｎ接合近（に生ずる空間電荷をドーパントが形
成する固定空間電荷によって補償し、それによって高電
界強度の広い領域を形成させて高い動的耐電圧性を達成
することができる。 〔実施例〕 次に第４図と第１図および第２図についてこの発明を更
に詳細に説明する。電力用半導体デバイスとしてはＧＴ
Ｏサイリスタを採る。このＧＴＯサイリスタはｎ″ｐｎ
−ｐ”構造であり、ｐ型のベース領域がゲート電極に結
合される。 ＲＣＤ回路を備え誘導負荷されたＧＴＯサイリスタのタ
ーンオフ過程は、第４図に示された陽極電流曲線ＩＡお
よび一点鎖線で示した陽極陰橿間電圧曲線Ｕ０によって
知ることができる０通電中のＧＴＯサイリスタのターン
オフに必要な逆方向制御電圧をゲート陰極区間に加える
と、逆方向制御電流が流れる逆方向制御電流が充分太き
（なる時点までは陽極電流経過ＩＡは不変である。これ
がターンオフ時の蓄積期間ｔ１と呼ばれているものであ
る。逆方向制御電流が充分大きくなると、陽極電流は１
００ＯＡ／μ＄を単位とする程度まで２．激に低下する
。この時期は第４図に降下期間ｔ、として示される。Ｒ
ＣＤ回路のインダクタンス（寄生インダクタンスと配線
インダクタンス）に基き高（急峻な電圧ピークが発生す
る。従ってＲＣＤ回路の構成部品は第１電圧ビーク１が
ＧＴＯサイリスタの構造によって規定された値を超えな
いように選定され構成されなけれはならない。 大きな陽極電流が流れている間に高い電圧を印加すると
、熱負荷が大きくなると同時にｐ型ベース領域に高い電
界ピークが発生し、ベース領域のｐｎ接合が局部的に降
伏し、一般にＧＴＯサイリスタの破壊となる。 第４図に示すように蓄積期間ｔ、の経過後はｎ。 型エミッタ領域から電子が放出されることなく、半導体
物体を流れる電流は純粋の正札流としてｎ型ベース領域
からｐ型ベース領域を通ってゲート電極に流れる。この
正孔による空間電荷はｎ型ベース領域とｐ型ベース領域
のドーピングによる空間電荷に加え合わされる。これに
よって電界ピークがドープされたｐｎ接合からｐ型ベー
ス領域内のドーパント濃度が正孔電流の正孔密度に精確
に対応する個所に移動する。その上ｎ型ベース領域Ｅ 内の空間電荷領域の拡がりが式ａ 、 −Ｋ Ｘ （Ｎ
＋＋ｐ）に従って縮小される。ここでＫは一定の係数
、Ｎ、とｐは共にｎ型ベース領域のドーパント密度と正
孔密度である。これに反してＰ型ベースｄＥ 領域の空間電荷領域は式−ａ ｘ −（Ｎ” ｐ ）
×Ｋに従って拡張される。 第１図にこの発明によるＧＴＯサイリスタのドーピング
プロフィルを示す。このドーピングプロフィルはｐ型ベ
ース領域のドーピングの点で第３図に示した公知のＧＴ
Ｏサイリスタのドーピングプロフィルと異る。このＰ型
ベース領域はベース領域のｐｎ接合から測って少くとも
２０μｍ、特に３０ｔＩｍ以上の広い区域を備え、この
区域でドーパント密度勾配が農大値ｄ Ｎ ｚ ／ ｄ
ｘ ＝ ５ Ｘ ＩＱＩ＆ｃ、−４を超えることはな
い、この区域の基底ドーパント密度Ｎ２はＮｚ ＝ｊ／
（ｅｘｖ）で与えられる。ここでｊは電流分布を均等
としたときのターンオフ時の最大電流密度、ｅは電気素
量（ｅ＝１．６Ｘ１０−” Ｃ）、ｖは半導体物体内の
キャリヤの飽和速度（ｖ＝１０７ｃｍ／ｓ）である。こ
の区域の拡がりが最低２０１Ｉ１１であることにより、
サイリスタの良好な動的耐電圧性とターンオン特性が確
保される。従ってターンオフ時に阻止性であるｐｎ接合
近くのｐ型ベース領域区域のドーピングの絶対値は、遮
断すべき電流の電流密度を一定としたときの補償点（Ｎ
ｚ＝ｐの点）がｐｎ接合近くにあるように選ばれる。 この区域におけるドーピングプロフィルを実例について
説明する。ターンオフに際しての半導体物体の有効面積
を２５１２とし、電流２２００Ａを遮断するとする。断
面上の電流分布を一定とすれば、電流密度ｊはｊ ＝
８８ Ａ／ｃ＋ａ”となる、正孔密度ρの値はｐ＝ｊ／
（ｅＸｖ）から５．５ Ｘ ＩＱ Ｉｆｆｃ「３とな
る。ｐ型ベース領域の最低２０μ繭幅の区域におけるド
ーパント密度Ｎ２が精確にこのｐの値に対応すると、ド
ーピングによる空間電荷がこの区域を流れる正孔による
空間電荷によって補償され、この区域内の空間電荷はゼ
ロとなる。 これによって少くとも２０μｍの拡がりをもつ領域にお
いて高電界強度が達成され、高い動的耐電圧性が確保さ
れる。 半導体物体のドーピングの不均一性に基き局部的な電流
密度ｊの精確な値は不明であり、又局部的な電流密度ｊ
が時間に関係することから、この区域の許容最高ドーピ
ング密度勾配ｄＮ、／ｄｘの値は５ Ｘ １０ ”ｃｒ
ａ−’となる。従ってヘース領域のｐｎ接合面から２０
μ票離れた部分には基底ドーパント密度Ｎｈに最高１０
”ｃｍ−”のドーパント密度を重ねることが許される。 第１図においては最低２０μ−の拡がりをもつ区域に高
濃度にドープされたｐ型ベース区域が接している。これ
によってｎ型エミッタ領域の下において良好な横方向導
電性が確保される。 第２図にはＧＴＯサイリスタに対するドーピングプロフ
ィルの別の寓流側を示す。このドーピングプロフィルの
差異は、最低２０μｍ幅の区域に対して高濃度ドープの
Ｐ型図域が横方向導電率を高めるために設けられ、この
ｐ型図域と掻めて高濃度にドープされたｎ型エミッタ領
域との間に別のｐ型ドープベース区域が設けられている
ことである。このＰ型ベース区域のドーパント濃度は上
記の高濃度ドープベース区域のドーパント濃度より低い
が、最低２０μ−幅のｐ型ベース区域のドーパント濃度
よりは高い、これによってｎ型エミッタ領域とｐ型ベー
ス領域の間の降伏電圧がｎ型エミッタ領域の侵入深さお
よびｐ型ベース領域の横方向導電率の選定にほとんど関
係しないという利点が得られる。 最低２０μｍ幅の区域は、ｐ型ベース領域上にエピタキ
シャル成長させるか拡散によって半導体物体内に形成さ
せる。拡散の場合急速拡散物質例えばアルミニウムを採
用するのが効果的である。 高濃度ドープＰ型ベース区域は緩慢に拡散する物質、例
えばガリウム又はホウ素を半導体物体内に拡散させるか
許される最高のドーピング勾配を示すｐ型ベース区域上
にエピタキシャル成長させる。 〔発明の効果〕 この発明によればＧＴＯサイリスタの動的耐電圧性が高
められるだけではなく、整流に際して急速に空乏化させ
なければならないｐｎ接合をもつ電力用半導体デバイス
に対して動的耐電圧性を改善することができる。この種
の半導体デバイスとしてはダイオード、ベース制御の反
転によりターンオフされるバイポーラ・トランジスタ、
ターンオフ可能のサイリスタ等が挙げられる。 この改善は、ターンオフ時に阻止性であるｐｎ接合を構
成する導電型を異にする領域をこの発明に従って形成す
ることによって達成される。
８５年、１８３０頁以下に記載されている。その第１図
にはＧＴＯサイリスタの典型的なドーピングプロフィル
が示されている。このＧＴＯサイリスタには一定の低濃
度にｎドープされた広いベース領域があり、その一方の
側には急峻なドープ濃度勾配を示すｐ型エミフタ領域が
境を接し、他方の側には同じく急峻なドープ濃度勾配を
示しゲート電極に結ばれている狭いｐ型ベース領域が境
を接する。この高濃度にｐ型ドープされたベース領域に
は更に高濃度にｎ型ドープされたエミッタ領域が境を接
する。 この種のＧＴＯサイリスタのドーピングプロフィルの原
理的形状をこの明細書の第３図に示す。 接続コンデンサと呼ばれているコンデンサをＧＴＯサイ
リスタに並列接続することも、文献「デア・エレクトロ
二カー（Ｄｅｒ Ｅｌｅｋｔｒｏｎｉｋｅｒ） Ｊ第１
１号１９８５年、４４頁以下に記載され公知である。こ
の接続コンデンサはＣＴＯサイリスタのターンオフに際
して正の電圧しゅん度を限定するためのものである。こ
のコンデンサにはしばしば並列抵抗をもつダイオードが
直列接続され、ＲＣＤ回路又はスナツパ−回路（Ｓｎｕ
ｂｂｅｒ−Ｃｉｒｃｕｉｔ ）として公知である。 公知のＧＴＯサイリスタではゲート接続端に負の制御パ
ルスを加えることによりサイリスタをターンオフするこ
とができる。ターンオフ過程においてはｎ型エミッタの
蓄積期間の経過後電子が供給されることはないから、半
導体物体内では純正、孔電流だけがｎ型ベース領域から
ｐ型ベース領域を通してゲート電極に達する。この正孔
はほぼ飽和速度ｖｔ（シリコンではＶ、−ｘ Ｑｔ ｃ
ｍ／ｓ）で動き、それによる空間電荷が半導体物体のド
ーピングによる空間電荷に加え合わされる。これによっ
て電界のピークがｐｎ接合面からｐ型ベース領域に向っ
て移動し、ｐ型ベース領域のドーパント濃度ＮＡが精確
に空孔密度に対応する点に達する。更に空間電荷の変化
によりｎ型ベース領域において空間電荷領域の凝縮が起
り、あるいはｐ型ベース領域において空間電荷領域の拡
張が起る。 急峻な勾配を示す公知のｐ型ベース領域ドーピングプロ
フィルの場合寛際に生ずる高い電流密度（例えば１００
Ａ／ｃｍ” ）においてこのドーピング濃度の勾配は
極めて太き（、ｐ型ベース領域においての空間電荷領域
の拡張もｎ型ベース領域においての空間電荷領域の凝縮
を補償できないからこれによって耐電圧性が低下する。 ＧＴＯサイリスタのターンオフに際して降下時の電流変
化μＳ当り１００ＯＡ単位の大きさとなり、これがＲＣ
Ｄ回路において整流されるから半導体物体を流れる電流
が更に大きくなるとＲＣＤ回路の寄生インダクタンスに
基く高い電圧ピークが発生する。動的耐電圧性が低いた
めこの現象はＧＴＯサイリスタの破壊に導く。 この問題は原理的には整流に際して急速に空乏化する必
要があるｐｎ接合をもつ総ての半導体デバイスにおいて
生ずるものであって、例えばベース制御の反転によって
遮断されるダイオード、バイポーラ・トランジスタ等に
おいて問題となる。 〔発明が解決しようとする課題〕 この発明の目的は、ターンオフ可能の電力用半導体デバ
イスの動的耐電圧性を高めることである。 （課題を解決するための手段〕 この目的は、ターンオフ時に阻止性のｐｎ接合を形成す
る２つの領域中の第２領域にｐｎ接合面に接し幅が最低
２０Ｘ１０−６ｍの区域を設け、この区域の基底ドーピ
ング密度Ｎ８をＮ２＝ｊ／（ｅ−ｖ）で与えられる値と
すること、ｐｎ接合から見たこのｗｉ域のドーパント密
度の勾配ｄＮ、／ｄ８の最大を５ Ｘ Ｉ Ｑ ｌ ｈ
ｃｌｌ−４以下とすることによって達成される。 〔作用〕 この発明によるターンオフ可能の電力用半導体デバイス
により、ターンオフ時に半導体物体を流れるキャリアに
よってｐｎ接合近（に生ずる空間電荷をドーパントが形
成する固定空間電荷によって補償し、それによって高電
界強度の広い領域を形成させて高い動的耐電圧性を達成
することができる。 〔実施例〕 次に第４図と第１図および第２図についてこの発明を更
に詳細に説明する。電力用半導体デバイスとしてはＧＴ
Ｏサイリスタを採る。このＧＴＯサイリスタはｎ″ｐｎ
−ｐ”構造であり、ｐ型のベース領域がゲート電極に結
合される。 ＲＣＤ回路を備え誘導負荷されたＧＴＯサイリスタのタ
ーンオフ過程は、第４図に示された陽極電流曲線ＩＡお
よび一点鎖線で示した陽極陰橿間電圧曲線Ｕ０によって
知ることができる０通電中のＧＴＯサイリスタのターン
オフに必要な逆方向制御電圧をゲート陰極区間に加える
と、逆方向制御電流が流れる逆方向制御電流が充分太き
（なる時点までは陽極電流経過ＩＡは不変である。これ
がターンオフ時の蓄積期間ｔ１と呼ばれているものであ
る。逆方向制御電流が充分大きくなると、陽極電流は１
００ＯＡ／μ＄を単位とする程度まで２．激に低下する
。この時期は第４図に降下期間ｔ、として示される。Ｒ
ＣＤ回路のインダクタンス（寄生インダクタンスと配線
インダクタンス）に基き高（急峻な電圧ピークが発生す
る。従ってＲＣＤ回路の構成部品は第１電圧ビーク１が
ＧＴＯサイリスタの構造によって規定された値を超えな
いように選定され構成されなけれはならない。 大きな陽極電流が流れている間に高い電圧を印加すると
、熱負荷が大きくなると同時にｐ型ベース領域に高い電
界ピークが発生し、ベース領域のｐｎ接合が局部的に降
伏し、一般にＧＴＯサイリスタの破壊となる。 第４図に示すように蓄積期間ｔ、の経過後はｎ。 型エミッタ領域から電子が放出されることなく、半導体
物体を流れる電流は純粋の正札流としてｎ型ベース領域
からｐ型ベース領域を通ってゲート電極に流れる。この
正孔による空間電荷はｎ型ベース領域とｐ型ベース領域
のドーピングによる空間電荷に加え合わされる。これに
よって電界ピークがドープされたｐｎ接合からｐ型ベー
ス領域内のドーパント濃度が正孔電流の正孔密度に精確
に対応する個所に移動する。その上ｎ型ベース領域Ｅ 内の空間電荷領域の拡がりが式ａ 、 −Ｋ Ｘ （Ｎ
＋＋ｐ）に従って縮小される。ここでＫは一定の係数
、Ｎ、とｐは共にｎ型ベース領域のドーパント密度と正
孔密度である。これに反してＰ型ベースｄＥ 領域の空間電荷領域は式−ａ ｘ −（Ｎ” ｐ ）
×Ｋに従って拡張される。 第１図にこの発明によるＧＴＯサイリスタのドーピング
プロフィルを示す。このドーピングプロフィルはｐ型ベ
ース領域のドーピングの点で第３図に示した公知のＧＴ
Ｏサイリスタのドーピングプロフィルと異る。このＰ型
ベース領域はベース領域のｐｎ接合から測って少くとも
２０μｍ、特に３０ｔＩｍ以上の広い区域を備え、この
区域でドーパント密度勾配が農大値ｄ Ｎ ｚ ／ ｄ
ｘ ＝ ５ Ｘ ＩＱＩ＆ｃ、−４を超えることはな
い、この区域の基底ドーパント密度Ｎ２はＮｚ ＝ｊ／
（ｅｘｖ）で与えられる。ここでｊは電流分布を均等
としたときのターンオフ時の最大電流密度、ｅは電気素
量（ｅ＝１．６Ｘ１０−” Ｃ）、ｖは半導体物体内の
キャリヤの飽和速度（ｖ＝１０７ｃｍ／ｓ）である。こ
の区域の拡がりが最低２０１Ｉ１１であることにより、
サイリスタの良好な動的耐電圧性とターンオン特性が確
保される。従ってターンオフ時に阻止性であるｐｎ接合
近くのｐ型ベース領域区域のドーピングの絶対値は、遮
断すべき電流の電流密度を一定としたときの補償点（Ｎ
ｚ＝ｐの点）がｐｎ接合近くにあるように選ばれる。 この区域におけるドーピングプロフィルを実例について
説明する。ターンオフに際しての半導体物体の有効面積
を２５１２とし、電流２２００Ａを遮断するとする。断
面上の電流分布を一定とすれば、電流密度ｊはｊ ＝
８８ Ａ／ｃ＋ａ”となる、正孔密度ρの値はｐ＝ｊ／
（ｅＸｖ）から５．５ Ｘ ＩＱ Ｉｆｆｃ「３とな
る。ｐ型ベース領域の最低２０μ繭幅の区域におけるド
ーパント密度Ｎ２が精確にこのｐの値に対応すると、ド
ーピングによる空間電荷がこの区域を流れる正孔による
空間電荷によって補償され、この区域内の空間電荷はゼ
ロとなる。 これによって少くとも２０μｍの拡がりをもつ領域にお
いて高電界強度が達成され、高い動的耐電圧性が確保さ
れる。 半導体物体のドーピングの不均一性に基き局部的な電流
密度ｊの精確な値は不明であり、又局部的な電流密度ｊ
が時間に関係することから、この区域の許容最高ドーピ
ング密度勾配ｄＮ、／ｄｘの値は５ Ｘ １０ ”ｃｒ
ａ−’となる。従ってヘース領域のｐｎ接合面から２０
μ票離れた部分には基底ドーパント密度Ｎｈに最高１０
”ｃｍ−”のドーパント密度を重ねることが許される。 第１図においては最低２０μ−の拡がりをもつ区域に高
濃度にドープされたｐ型ベース区域が接している。これ
によってｎ型エミッタ領域の下において良好な横方向導
電性が確保される。 第２図にはＧＴＯサイリスタに対するドーピングプロフ
ィルの別の寓流側を示す。このドーピングプロフィルの
差異は、最低２０μｍ幅の区域に対して高濃度ドープの
Ｐ型図域が横方向導電率を高めるために設けられ、この
ｐ型図域と掻めて高濃度にドープされたｎ型エミッタ領
域との間に別のｐ型ドープベース区域が設けられている
ことである。このＰ型ベース区域のドーパント濃度は上
記の高濃度ドープベース区域のドーパント濃度より低い
が、最低２０μ−幅のｐ型ベース区域のドーパント濃度
よりは高い、これによってｎ型エミッタ領域とｐ型ベー
ス領域の間の降伏電圧がｎ型エミッタ領域の侵入深さお
よびｐ型ベース領域の横方向導電率の選定にほとんど関
係しないという利点が得られる。 最低２０μｍ幅の区域は、ｐ型ベース領域上にエピタキ
シャル成長させるか拡散によって半導体物体内に形成さ
せる。拡散の場合急速拡散物質例えばアルミニウムを採
用するのが効果的である。 高濃度ドープＰ型ベース区域は緩慢に拡散する物質、例
えばガリウム又はホウ素を半導体物体内に拡散させるか
許される最高のドーピング勾配を示すｐ型ベース区域上
にエピタキシャル成長させる。 〔発明の効果〕 この発明によればＧＴＯサイリスタの動的耐電圧性が高
められるだけではなく、整流に際して急速に空乏化させ
なければならないｐｎ接合をもつ電力用半導体デバイス
に対して動的耐電圧性を改善することができる。この種
の半導体デバイスとしてはダイオード、ベース制御の反
転によりターンオフされるバイポーラ・トランジスタ、
ターンオフ可能のサイリスタ等が挙げられる。 この改善は、ターンオフ時に阻止性であるｐｎ接合を構
成する導電型を異にする領域をこの発明に従って形成す
ることによって達成される。
第１図と第２図はこの発明によるＧＴＯサイリスタのド
ーピングプロフィルの２例を示し、第３図は公知のＧＴ
Ｏサイリスタの典型的なドーピングプロフィル、第４図
はＲＣＤ回路を備え誘導負荷が接続されているＧＴＯサ
イリスタのターンオフ期間中の陽ｔｉ電流と陽極−陰極
間型圧の経過を示す。 １・・・第１電圧ピーク Ｎｌ・・・ｎ型ベース領域のドーパント密度Ｎ２・・・
ｐ型ベース領域のドーパント密度ｎ・・・ｎ型ドープベ
ース領域 ｎ・・・・ｎ・型ドープエミンク領域 ｐ・・・ｐ型ドープベース領域 Ｐ゛・・・ｐ°型ドープエミッタ領域 Ｕ□・・・陽極−陰極間型圧 ＩＡ・・・陽極電流 Ｌ８・・・ターンオフ時の蓄積期間 ｔ、・・・降下期間
ーピングプロフィルの２例を示し、第３図は公知のＧＴ
Ｏサイリスタの典型的なドーピングプロフィル、第４図
はＲＣＤ回路を備え誘導負荷が接続されているＧＴＯサ
イリスタのターンオフ期間中の陽ｔｉ電流と陽極−陰極
間型圧の経過を示す。 １・・・第１電圧ピーク Ｎｌ・・・ｎ型ベース領域のドーパント密度Ｎ２・・・
ｐ型ベース領域のドーパント密度ｎ・・・ｎ型ドープベ
ース領域 ｎ・・・・ｎ・型ドープエミンク領域 ｐ・・・ｐ型ドープベース領域 Ｐ゛・・・ｐ°型ドープエミッタ領域 Ｕ□・・・陽極−陰極間型圧 ＩＡ・・・陽極電流 Ｌ８・・・ターンオフ時の蓄積期間 ｔ、・・・降下期間
Claims (1)
- 【特許請求の範囲】 １）少くとも２つの互に逆導電型にドープされた領域が
境を接して設けられてターンオフ時に阻止性のｐｎ接合
を形成し、その中の１つである第１領域が一定のドーパ
ント密度（Ｎ＿１）を示す半導体物体を含むターンオフ
可能の電力用半導体デバイスにおいて、ターンオフ時に
阻止性のｐｎ接合を形成する２つの領域中の第２領域が
ｐｎ接合面に接し幅が最低２０×１０＾−＾６ｍの区域
を備えること、この区域が電流密度分布を均等としたタ
ーンオフ時の最大電流密度をｊとしｖを１０＾７ｃｍ／
ｓという速度値としてＮ＿２＝ｊ／（ｅ・ｖ）で与えら
れる基底ドーパント密度Ｎ＿２を示すこと、ｐｎ接合か
ら見たこの領域のドーパント密度の勾配ｄＮ＿２／ｄｘ
の最大値が５×１０＾１＾６ｃｍ＾−＾４を超えないこ
とを特徴とする電力用半導体デバイス。 ２）第２領域の区域の幅が３０μｍ以上であることを特
徴とする請求項１記載の電力用半導体デバイス。 ３）第２領域の区域が第１領域上にエピタキシャル成長
していることを特徴とする請求項１又は２記載の電力用
半導体デバイス。 ４）第２領域の区域が拡散によって半導体物体内に形成
された区域であることを特徴とする請求項１又は２記載
の電力用半導体デバイス。 ５）第２領域の区域にそれと同じ導電型でより高濃度に
ドープされた層が境を接していることを特徴とする請求
項１ないし４の１つに記載の電力用半導体デバイス。 ６）より高濃度にドープされた層にそれより低濃度であ
るが第２領域の区域のドーパント濃度よりは高濃度にド
ープされた層が境を接していることを特徴とする請求項
５記載の電力用半導体デバイス。 ７）半導体物体が１つのサイリスタを形成することを特
徴とする請求項１ないし６の１つに記載の電力用半導体
デバイス。 ８）半導体物体が１つのダイオードを形成することを特
徴とする請求項１ないし６の１つに記載の電力用半導体
デバイス。 ９）半導体物体が１つのバイポーラ・トランジスタを形
成することを特徴とする請求項１ないし６の１つに記載
の電力用半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3707506.3 | 1987-03-09 | ||
| DE3707506 | 1987-03-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229753A true JPS63229753A (ja) | 1988-09-26 |
Family
ID=6322602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053409A Pending JPS63229753A (ja) | 1987-03-09 | 1988-03-07 | 電力用半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4951109A (ja) |
| EP (1) | EP0283788A1 (ja) |
| JP (1) | JPS63229753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013515365A (ja) * | 2009-12-22 | 2013-05-02 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
| JP2018530916A (ja) * | 2015-09-11 | 2018-10-18 | アーベーベー・シュバイツ・アーゲー | フラットゲート転流型サイリスタ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59203207D1 (de) * | 1991-09-20 | 1995-09-14 | Eupec Gmbh & Co Kg | Thyristor mit Randstruktur. |
| DE4137840A1 (de) * | 1991-11-16 | 1993-06-03 | Asea Brown Boveri | Halbleiterschalter zum sperren hoher spannungen |
| JP4129106B2 (ja) | 1999-10-27 | 2008-08-06 | 三菱電機株式会社 | 半導体装置 |
| JP5454945B2 (ja) * | 2008-09-05 | 2014-03-26 | 株式会社東芝 | 記憶装置 |
| JP6642507B2 (ja) * | 2016-10-18 | 2020-02-05 | 株式会社デンソー | 半導体装置およびその製造方法 |
| WO2018074228A1 (ja) * | 2016-10-18 | 2018-04-26 | 株式会社デンソー | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH580339A5 (ja) * | 1974-12-23 | 1976-09-30 | Bbc Brown Boveri & Cie | |
| FR2377095A1 (fr) * | 1977-01-10 | 1978-08-04 | Alsthom Atlantique | Thyristor a amplificateur de declenchement et a ouverture commandee par la gachette |
| JPS5942989B2 (ja) * | 1977-01-24 | 1984-10-18 | 株式会社日立製作所 | 高耐圧半導体素子およびその製造方法 |
| JPS5917864B2 (ja) * | 1977-09-01 | 1984-04-24 | 株式会社東芝 | 半導体装置 |
| JPS5927571A (ja) * | 1982-08-05 | 1984-02-14 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
-
1988
- 1988-03-03 EP EP88103311A patent/EP0283788A1/de not_active Withdrawn
- 1988-03-07 JP JP63053409A patent/JPS63229753A/ja active Pending
- 1988-03-09 US US07/165,874 patent/US4951109A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013515365A (ja) * | 2009-12-22 | 2013-05-02 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
| JP2018530916A (ja) * | 2015-09-11 | 2018-10-18 | アーベーベー・シュバイツ・アーゲー | フラットゲート転流型サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4951109A (en) | 1990-08-21 |
| EP0283788A1 (de) | 1988-09-28 |
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