JPS63227114A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63227114A JPS63227114A JP6170787A JP6170787A JPS63227114A JP S63227114 A JPS63227114 A JP S63227114A JP 6170787 A JP6170787 A JP 6170787A JP 6170787 A JP6170787 A JP 6170787A JP S63227114 A JPS63227114 A JP S63227114A
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- JP
- Japan
- Prior art keywords
- circuit
- pulse width
- frequency division
- switching
- output
- Prior art date
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- Granted
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- 239000000872 buffer Substances 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は複数のパルス幅変調回路を持つ集積回路に関
する。
する。
［従来の技術１
複数のパルス幅変調回路を持つ従来の集積回路において
は、第３図に示すように、各パルス幅変調回路内のデー
タバッファー１２．１３の内容と分周カウンタ１１．１
４のカウント値との一致が一致回路１５．１６により検
出され、この一致信号が１ビットのラッチ１７．１８に
送られる。この場合に、データバッファ１２．１３の内
容と分周カウンタ１１．１４のカウント値との一致を検
出するために、データバッファ１２．１３ｆｉＪに分周
カウンタ１１．１４と一致回路１５．１６とが用意され
ている。
は、第３図に示すように、各パルス幅変調回路内のデー
タバッファー１２．１３の内容と分周カウンタ１１．１
４のカウント値との一致が一致回路１５．１６により検
出され、この一致信号が１ビットのラッチ１７．１８に
送られる。この場合に、データバッファ１２．１３の内
容と分周カウンタ１１．１４のカウント値との一致を検
出するために、データバッファ１２．１３ｆｉＪに分周
カウンタ１１．１４と一致回路１５．１６とが用意され
ている。
［発明が解決しようとする問題点１
上述した従来の集積回路では、１つのデータバッファに
対して、１つの分周カウンタ及び１つの−数回路が必要
であるため、パルス幅変調回路の数だけ分周カウンタ及
び−数回路を必要とする。
対して、１つの分周カウンタ及び１つの−数回路が必要
であるため、パルス幅変調回路の数だけ分周カウンタ及
び−数回路を必要とする。
このため、全体の回路素子数が増え、結果として集積回
路のチップ面積が大きくなってしまうという問題点があ
る。
路のチップ面積が大きくなってしまうという問題点があ
る。
本発明はかかる事情に鑑みてなされたものであって、回
路素子数の増加を回避しつつ複数のパルス幅変調回路を
有することができ、チップ面積を小さくすることができ
る集積回路を提供ダることを目的とする。
路素子数の増加を回避しつつ複数のパルス幅変調回路を
有することができ、チップ面積を小さくすることができ
る集積回路を提供ダることを目的とする。
［問題点を解決するための手段〕
この発明にかかる集積回路は、複数のパルス幅変調回路
について１つの分周カウンタど１つの一致回路との組合
わせを共有し、前記パルス幅変調回路を切換える切換回
路を有することを特徴とする。
について１つの分周カウンタど１つの一致回路との組合
わせを共有し、前記パルス幅変調回路を切換える切換回
路を有することを特徴とする。
［作用］
この発明においては、切換回路により選択されたパルス
幅変調回路の内容と分周カウンタの内容とが一致回路で
比較される。そして、切換回路を切換えると、別のパル
ス幅変調回路の内容と分周カウンタの内容とが比較され
るから、複数のパルス幅変調回路について１組の分周カ
ウンタ及び−数回路を共有することができる。
幅変調回路の内容と分周カウンタの内容とが一致回路で
比較される。そして、切換回路を切換えると、別のパル
ス幅変調回路の内容と分周カウンタの内容とが比較され
るから、複数のパルス幅変調回路について１組の分周カ
ウンタ及び−数回路を共有することができる。
なお、複数のパルス幅変調回路が、夫々、複数のビット
から構成されるデータバッファとこのデータバッファの
内容に応じたパルス幅の信号を出力する１ビットのラッ
チとを有する場合は、この１ビットのラッチを、データ
バッフ１の内容と分周カウンタの内容の一部との比較結
果に基いてリセットすることにより、出力パルス幅を制
御１−＃る。
から構成されるデータバッファとこのデータバッファの
内容に応じたパルス幅の信号を出力する１ビットのラッ
チとを有する場合は、この１ビットのラッチを、データ
バッフ１の内容と分周カウンタの内容の一部との比較結
果に基いてリセットすることにより、出力パルス幅を制
御１−＃る。
［実施例１゜
次に、この発明の実施例について図面を参照して説明す
る。第１図はこの発明の実施例を示で回路図である。図
中１は分周カウンタであり、その最下位ビット（ＬＳＢ
）の論理出力ａに応じて切換回路７，８を制御すること
により、データバッファ２，３の一方及び１ビット・ラ
ッチ５．６の一方を夫々選択する。ここで、切換回路７
はトライステートバッファ７Ａ〜７Ｆ及びインバータ７
Ｇで構成され、切換回路８はＡＮＤＮＯゲート。
る。第１図はこの発明の実施例を示で回路図である。図
中１は分周カウンタであり、その最下位ビット（ＬＳＢ
）の論理出力ａに応じて切換回路７，８を制御すること
により、データバッファ２，３の一方及び１ビット・ラ
ッチ５．６の一方を夫々選択する。ここで、切換回路７
はトライステートバッファ７Ａ〜７Ｆ及びインバータ７
Ｇで構成され、切換回路８はＡＮＤＮＯゲート。
８Ｂ及びインバータ８Ｃで構成されている。分周カウン
タ１の上位ビットｂ〜ｄは、−数回路４において、切換
回路７で選択されたデータバッファ２又は３の出力と比
較される。この−数回路４は、ＥＸＮＯＲゲート４Ａ〜
４Ｃ，ＮＡＮＤゲート４Ｄ及びインバータ４Ｅで構成さ
れる。
タ１の上位ビットｂ〜ｄは、−数回路４において、切換
回路７で選択されたデータバッファ２又は３の出力と比
較される。この−数回路４は、ＥＸＮＯＲゲート４Ａ〜
４Ｃ，ＮＡＮＤゲート４Ｄ及びインバータ４Ｅで構成さ
れる。
この比較の結果、データの一致が検出された場合には、
選択された１ビットラツチ５又は６がインバータ４Ｅの
出力りによりリセットされる。一方、分周カウンタ１の
上位ビットｂ−ｄが全て１１ Ｌ”の場合には、ＮＯＲ
ゲートで構成される全部″゛Ｌ”検出回路９の出力ｉに
より、１ビットラッチ５，６は無条件でセットされる。
選択された１ビットラツチ５又は６がインバータ４Ｅの
出力りによりリセットされる。一方、分周カウンタ１の
上位ビットｂ−ｄが全て１１ Ｌ”の場合には、ＮＯＲ
ゲートで構成される全部″゛Ｌ”検出回路９の出力ｉに
より、１ビットラッチ５，６は無条件でセットされる。
これにより、データバッファ２．３で夫々デユーティ比
が指定されたパルス幅変調信号が１ビットラッチ５，６
の出力Ａ、Ｂとして得られる。
が指定されたパルス幅変調信号が１ビットラッチ５，６
の出力Ａ、Ｂとして得られる。
第２図は、データバッファ２，３に、夫々、“１１０”
、”１０１”が格納されている場合における第１図中の
ａ−ｉ及びＡ、Ｂの信号のタイミンク波形を示す。
、”１０１”が格納されている場合における第１図中の
ａ−ｉ及びＡ、Ｂの信号のタイミンク波形を示す。
第１図に示すように、分周カウンタ１は、第２図のパル
スａ〜ｂを出力する。ここで、データバッフ？切換回路
７により、分周カウンタ１の最下位ビット（ＬＳＢ）の
出力ａが′″ト１ではデータバッファ２の内容が選択さ
れ、出力ａが°゛Ｌ″ではデータバッファ３の内容が選
択される。切換回路７で選択されたデータは一致回路４
において分周カウンタ１の上位３ビットの出力信号す、
ｃ。
スａ〜ｂを出力する。ここで、データバッフ？切換回路
７により、分周カウンタ１の最下位ビット（ＬＳＢ）の
出力ａが′″ト１ではデータバッファ２の内容が選択さ
れ、出力ａが°゛Ｌ″ではデータバッファ３の内容が選
択される。切換回路７で選択されたデータは一致回路４
において分周カウンタ１の上位３ビットの出力信号す、
ｃ。
ｄと比較される。そして分周カウンタ１の上位ビットｂ
〜ｄと選択されたデータバッファの各ビットがすべて一
致した時、−数回路４の出力りは４４ Ｈ”となる。更
に、１ビットラッチ切換回路８により、データバッファ
を選択Ｊる出力ａが゛′ト１″では１ビットラツチ６が
選択され、出力ａがＬ Ｉ＋では１ビットラツチ５が選
択される。よって、信号ａがｈａ Ｈｎ、かつ信号りが
゛トビ′のときに１ビットラツチ６がリセットされ、信
号ａがｒ １ ｔｏ。
〜ｄと選択されたデータバッファの各ビットがすべて一
致した時、−数回路４の出力りは４４ Ｈ”となる。更
に、１ビットラッチ切換回路８により、データバッファ
を選択Ｊる出力ａが゛′ト１″では１ビットラツチ６が
選択され、出力ａがＬ Ｉ＋では１ビットラツチ５が選
択される。よって、信号ａがｈａ Ｈｎ、かつ信号りが
゛トビ′のときに１ビットラツチ６がリセットされ、信
号ａがｒ １ ｔｏ。
かつ信＠ｈがＨ”のときに１ビットラツチ５がリセット
される。また、分周カウンタ１の上位３ビットの出力信
号す、ｃ、ｄが全て“Ｌ″のとき、この出力全部＃ Ｌ
ｎが検出回路９により検出される。そして、この検出
回路９の出力ｉが″Ｈ”になると、信号ａの“Ｌ”又は
′″Ｈ”により、無条件に、夫々、１ビットラツチ５又
は６がセットされる。 これにより１ビットラッチ５，
６の各出力Ａ、Ｂはデータバッフ？２，３で指定された
値に対応したパルス幅変調信号となる。
される。また、分周カウンタ１の上位３ビットの出力信
号す、ｃ、ｄが全て“Ｌ″のとき、この出力全部＃ Ｌ
ｎが検出回路９により検出される。そして、この検出
回路９の出力ｉが″Ｈ”になると、信号ａの“Ｌ”又は
′″Ｈ”により、無条件に、夫々、１ビットラツチ５又
は６がセットされる。 これにより１ビットラッチ５，
６の各出力Ａ、Ｂはデータバッフ？２，３で指定された
値に対応したパルス幅変調信号となる。
［発明の効果］
以上説明したように、この発明においては、切換回路が
複数のパルス幅変調回路を切換える。この場合に、分周
カウンタ１の最下位ビットの出力信号を複数のデータバ
ッフ１の１つを選択する制６１１信丹として使用するこ
とができる。従って、複数のデータバッフ１が１つの分
周カウンタ及び１つの一致回路の組合せを共有するので
全体的な回路素子数を削減でることができる。このため
、集積回路のチップ面積を小さくすることができる。
複数のパルス幅変調回路を切換える。この場合に、分周
カウンタ１の最下位ビットの出力信号を複数のデータバ
ッフ１の１つを選択する制６１１信丹として使用するこ
とができる。従って、複数のデータバッフ１が１つの分
周カウンタ及び１つの一致回路の組合せを共有するので
全体的な回路素子数を削減でることができる。このため
、集積回路のチップ面積を小さくすることができる。
第１図はこの発明の実施例を示す回路図、第２図は第１
図のデータバッフ戸２，３に大々′″１１０”、”１０
１”が格納されている場合の第１図中８信号のタイミン
グ波形を示す図、第３図は従来の集積回路を示す回路図
である。
図のデータバッフ戸２，３に大々′″１１０”、”１０
１”が格納されている場合の第１図中８信号のタイミン
グ波形を示す図、第３図は従来の集積回路を示す回路図
である。
Claims (3)
- （１）複数のパルス幅変調回路について１つの分周カウ
ンタと１つの一致回路との組合わせを共有し、前記パル
ス幅変調回路を切換える切換回路を有することを特徴と
する集積回路。 - （２）前記パルス幅変調回路が、複数ビットから構成さ
れるデータバッファと、このデータバッファの内容に応
じたパルス幅の信号を出力する１ビットのラッチとを有
することを特徴とする特許請求の範囲第１項に記載の集
積回路。 - （３）前記切換回路は前記分周カウンタの下位ビットの
出力信号の論理レベルに応じて前記パルス幅変調回路を
開閉し、この切換回路を介して一致回路に入力される前
記データバッファの内容と前記分周カウンタの上位ビッ
トの内容が一致したときに前記１ビットのラッチがリセ
ットされることを特徴とする特許請求の範囲第２項に記
載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061707A JPH0752824B2 (ja) | 1987-03-16 | 1987-03-16 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061707A JPH0752824B2 (ja) | 1987-03-16 | 1987-03-16 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227114A true JPS63227114A (ja) | 1988-09-21 |
| JPH0752824B2 JPH0752824B2 (ja) | 1995-06-05 |
Family
ID=13178973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061707A Expired - Fee Related JPH0752824B2 (ja) | 1987-03-16 | 1987-03-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752824B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482412A (ja) * | 1990-07-25 | 1992-03-16 | Matsushita Electric Works Ltd | パルス発生装置 |
| JPH067324U (ja) * | 1991-01-31 | 1994-01-28 | 日本電気ホームエレクトロニクス株式会社 | パルス発生回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5229902A (en) * | 1975-09-03 | 1977-03-07 | Hitachi Ltd | Rotor for rotary electric machine |
| JPS603568A (ja) * | 1983-06-21 | 1985-01-09 | Advantest Corp | タイミング信号発生装置 |
| JPS61140215A (ja) * | 1984-12-12 | 1986-06-27 | Nec Corp | パルス発生回路 |
-
1987
- 1987-03-16 JP JP62061707A patent/JPH0752824B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5229902A (en) * | 1975-09-03 | 1977-03-07 | Hitachi Ltd | Rotor for rotary electric machine |
| JPS603568A (ja) * | 1983-06-21 | 1985-01-09 | Advantest Corp | タイミング信号発生装置 |
| JPS61140215A (ja) * | 1984-12-12 | 1986-06-27 | Nec Corp | パルス発生回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482412A (ja) * | 1990-07-25 | 1992-03-16 | Matsushita Electric Works Ltd | パルス発生装置 |
| JPH067324U (ja) * | 1991-01-31 | 1994-01-28 | 日本電気ホームエレクトロニクス株式会社 | パルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752824B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |