JPH067324U - パルス発生回路 - Google Patents

Abstract

(57)【要約】 〔目的〕デューティ比の異なる複数のパルスを発生する
パルス発生回路の小型化と低廉化を実現する。 〔構成〕第１の周期で歩進される複数のアドレス信号を
順次出力するアドレスカウンタ２と、このアドレスカウ
ンタ２から順次出力される複数のアドレス信号を受けて
対応のアドレスに保持中の複数のデータを順次出力する
メモリ１と、第１の周期の整数倍の周期で歩進されるカ
ウント値を出力するカウンタ３と、上記メモリ１から順
次出力される複数のデータ及び上記カウンタ３の出力を
比較して複数の１ビットの比較結果を順次出力する比較
器４と、この比較器４から順次出力される複数の１ビッ
トの比較結果を第１の周期に等しい時間ずつ遅延させな
がら順次保持し出力端子に供給する複数の保持回路５ａ
〜５ｎとを備えている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ディスプレイ用放電灯の駆動源などとして利用されるパルス発生回 路に関するものである。

【０００２】

【従来の技術】

ディスプレイ用放電灯の駆動回路として、デューティ比可変のパルス発生回路 が汎用されている。このデューティ比可変のパルス発生回路は、図３に示すよう に入力端子ＩＮから供給されるデータを保持するラッチ回路３１，クロック信号 ＣＫに同期して歩進されるカウンタ３２、比較器３３、ラッチ回路３４を備え、 デューティ比可変のパルスＰを出力端子に出力する。

【０００３】 図４の波形図に示すように、ラッチ回路３１から出力されるデータＤが一定値 に保たれるのに対し、カウンタ３２から出力されるカウント値ＣＴはクロック信 号ＣＫの周期で１ずつ歩進されてゆく。比較器３３は、データＤとカウント値Ｃ Ｔとを比較し、Ｄ≧ＣＴの間は出力Ｃをロー状態に保ち、Ｄ＜ＣＴの間は出力Ｃ をハイ状態に保つ。この比較器３３の比較結果は、クロック信号ＣＫに同期して ラッチ回路３４に保持され、パルスＰとして出力端子ＯＵＴから出力される。 入力端子ＩＮを経てラッチ回路３１に保持させるデータを変更することによりデ ューティ比を容易に制御できる。このデューティ比の制御は、放電灯の輝度の制 御などに利用される。

【０００４】

【考案が解決しようとする課題】

図３に示した構成のデューティ比可変のパルス発生回路をディスプレイ装置の 放電灯の駆動回路として利用する場合、少なくともデューティ比を独立に制御し ようとする放電灯群の群数だけそのようなパルス発生回路、例えば４０個ものパ ルス発生回路が必要になる。この場合、図３に示す構成のパルス発生回路では、 共用可能な構成要素はカウンタ３２だけであり、ラッチ３１，３４、比較器３３ は各回路に１個ずつ従って合計４０個も必要になり、パルス発生回路全体が大型 かつコスト高になるという問題がある。

【０００５】

【課題を解決するための手段】

本考案のパルス発生回路は、第１の周期で歩進される複数のアドレス信号を順 次出力するアドレスカウンタと、このアドレスカウンタから順次出力される複数 のアドレス信号を受け対応のアドレスに保持中の複数のデータを順次出力するメ モリと、第１の周期の整数倍の第２の周期で歩進されるカウント値を出力するカ ウンタと、上記メモリから順次出力される複数のデータ及び上記カウンタの出力 を比較して複数の１ビットの比較結果を順次出力する比較器と、この比較器から 順次出力される複数の１ビットの比較結果を第１の周期に等しい時間ずつ遅延さ せながら順次保持し複数のパルス出力端子に供給する複数の保持回路とを備え、 複数のデータと共通のカウント値との比較を時分割多重で行わせることによりカ ウンタだけでなく比較器をも共用させ、回路全体の小型化と低廉化とを実現する ように構成されている。

【０００６】

【実施例】

図１は、本考案の一実施例のパルス発生回路の構成を示すブロック図であり、 １はＲＡＭ、２はアドレスカウンタ、３はカウンタ、４は比較器、５ａ，５ｂ， ５ｃ・・・５ｎはラッチ回路、６はクロック発生回路、７は分周回路、８はスキ ャン回路である。なお、各構成要素の動作の遅延時間を補償するためのクロック 信号の遅延回路などは図示の便宜上省略されている。

【０００７】 以下、図２の波形図を参照しながら図１のパルス発生回路の動作を説明する。 ＲＡＭ１内の隣接した４０個のアドレス

〔０〕，〔１〕，〔２〕・・・・〔３９ 〕には、データＤａ，Ｄｂ，Ｄｃ・・・Ｄｎが格納されている。アドレスカウン タ２は、クロック発生回路６から供給される第１のクロック信号ＣＫ１を受けて カウント値を歩進することによりＲＡＭ１に供給するアドレス

〔０〕，〔１〕， 〔２〕・・・・〔３９〕を順次発生する。ＲＡＭ１は上記アドレスと同期してリ ード指令端子Ｒに第１のクロック信号ＣＫ１を受けることにより、この第１のク ロック信号ＣＫ１と同一の周期でデータＤａ，Ｄｂ，Ｄｃ・・・Ｄｎを順次出力 する。

【０００８】 分周回路７は、第１のクロック信号ＣＫ１を４０分周した第２のクロック信号 ＣＫ２をカウンタ３に供給する。カウンタ３は、第２のクロック信号ＣＫ２によ って歩進されるカウント値ＣＴを出力する。比較器４は、一方の入力端子に受け たデータＤａ，Ｄｂ，Ｄｃ・・・Ｄｎのそれぞれと他方の入力端子に受けたカウ ント値ＣＴとを比較し、１ビットの比較結果Ｃｉｊを出力する。

【０００９】 スキャン回路８は、第１のクロック信号ＣＫ１に同期して、この第１のクロッ ク信号ＣＫ１の周期に等しい時間ずつ順次遅延した４０個のラッチパルスＬａ， Ｌｂ，Ｌｃ・・・・Ｌｎを発生する。４０個のラッチ回路５ａ，５ｂ，５ｃ・・ ・・５ｎは、比較回路４から出力される比較結果Ｃｉｊをスキャン回路８から受 けたラッチパルスＬａ，Ｌｂ，Ｌｃ・・・・Ｌｎに同期して保持し、４０個の出 力端子Ｏａ，Ｏｂ，Ｏｃ・・・・Ｏｎに出力する。

【００１０】 ＲＡＭ１に保持させる４０個のデータＤａ〜Ｄｎを、データ入力端子ＩＮを介 して変更してやることにより、出力端子Ｏａ〜Ｏｎのそれぞれから出力する４０ 個のパルスのデューティ比を任意の値に変更できる。

【００１１】 以上、４０個のデューティ比可変のパルスを出力する場合を例にとって本考案 を説明したが、これ以外の個数のパルスを発生させる場合にも本考案を適用でき ること明らかである。

【００１２】 また、デューティ比可変のパルスを発生する場合を例にとって本考案を説明し たが、デューティ比を固定する場合などには、ＲＡＭ１に代えてＲＯＭを使用す ることもできる。

【００１３】

【考案の効果】

以上詳細に説明したように、本考案のパルス発生回路は、複数のデータと共通 のカウント値との比較を時分割多重で行わせることによりカウンタだけでなく比 較器をも共用化する構成であるから、回路全体が小型かつ低廉になるという効果 が奏される。

【図面の簡単な説明】

【図１】本考案の一実施例のパルス発生回路の構成を示
すブロック図である。

【図２】図１の動作を説明するための波形図である。

【符号の説明】

１ ＲＡＭ ２ アドレスカウンタ ３ カウンタ ４ 比較器 ５ａ〜５ｎ ラッチ回路 ６ クロック発生回路 ＩＮ データ入力端子 Ｏａ〜Ｏｎ パルス出力端子

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【手続補正書】

【提出日】平成４年５月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】追加

【補正内容】

【図３】 従来のデューティ比可変のパルス発生回路の
構成を示すブロック図である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図４

【補正方法】追加

【補正内容】

【図４】 図３のパルス発生回路の動作を説明するため
の波形図である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】第１の周期で歩進される複数のアドレス信
   号を順次出力するアドレスカウンタと、このアドレスカ
   ウンタから順次出力される複数のアドレス信号を受け対
   応のアドレスに保持中の複数のデータを順次出力するメ
   モリと、前記第１の周期の整数倍の第２の周期で歩進さ
   れるカウント値を出力するカウンタと、前記メモリから
   順次出力される複数のデータ及び前記カウンタの出力を
   比較して複数の１ビットの比較結果を順次出力する比較
   器と、この比較器から順次出力される複数の１ビットの
   比較結果を前記第１の周期に等しい時間ずつ遅延させな
   がら順次保持し複数のパルス出力端子に供給する複数の
   保持回路とを備えたことを特徴とするパルス発生回路。