JPS6322676B2 - - Google Patents

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JPS6322676B2
JPS6322676B2 JP1310881A JP1310881A JPS6322676B2 JP S6322676 B2 JPS6322676 B2 JP S6322676B2 JP 1310881 A JP1310881 A JP 1310881A JP 1310881 A JP1310881 A JP 1310881A JP S6322676 B2 JPS6322676 B2 JP S6322676B2
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JP
Japan
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memory
cpu
processing unit
transfer
buffer memory
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JP1310881A
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Japanese (ja)
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JPS57127378A (en
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Kazuyuki Masuo
Akira Endo
Hiroshi Oka
Hiroshi Dewa
Toshio Awaji
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Fujitsu Ltd
Hitachi Ltd
NEC Corp
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Original Assignee
Fujitsu Ltd
Hitachi Ltd
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Nippon Electric Co Ltd
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q3/00Selecting arrangements
    • H04Q3/42Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54508Configuration, initialisation
    • H04Q3/54516Initialization, software or data downloading
    • HELECTRICITY
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    • H04Q2213/13376Information service, downloading of information, 0800/0900 services

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multi Processors (AREA)
  • Exchange Systems With Centralized Control (AREA)

Description

【発明の詳細な説明】 本発明は、情報処理方式に関し、詳しくは、プ
ログラム・モードで動作する中央処理装置のバス
に接続された周辺処理装置内のバツフア・メモリ
と、主メモリとの間でデータ転送を行う情報処理
方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing system, and more particularly, the present invention relates to an information processing method, and more particularly, a method for processing information between a buffer memory in a peripheral processing unit connected to a bus of a central processing unit operating in a program mode and a main memory. It relates to an information processing method for transferring data.

従来より、複数の中央処理装置(以下CPUと
記す)を1つのシステムとして結合する場合、第
1図に示すように、主メモリ1を複数のCPU2
A〜2Dが完全に共有する共用メモリ結合方式
(密結合多重プロセツサ)と、第2図に示すよう
に、各CPU2A〜2Dがそれぞれ独自のメモリ
1A〜1Dを占有し、チヤネル4A〜4Dおよび
アダプタ5を介して各CPU2A〜2Dが互いに
連絡するチヤネル結合方式(疎結合多重プロセツ
サ)とがある。
Conventionally, when multiple central processing units (hereinafter referred to as CPUs) are combined into one system, main memory 1 is connected to multiple CPUs 2 as shown in Figure 1.
As shown in Figure 2, each CPU 2A-2D occupies its own memory 1A-1D, and the channels 4A-4D and the adapter There is a channel coupling method (loosely coupled multiprocessor) in which each of the CPUs 2A to 2D communicates with each other via the CPU 5.

第1図に示す共用メモリ結合方式では、主メモ
リ1に格納された共通のオペレーテイング・シス
テムの制御により、複数のCPU2A〜2Dが共
用メモリ1を交互に使用するか、だれも使用して
いないことを確認して共用メモリ1を使用する方
法がとられる。
In the shared memory combination method shown in FIG. 1, under the control of a common operating system stored in main memory 1, multiple CPUs 2A to 2D alternately use shared memory 1, or no one uses it. A method is adopted in which the shared memory 1 is used after confirming this.

一方、第2図に示すチヤネル結合方式では、各
メモリ1A〜1Dに格納されたオペレーテイン
グ・システム(OS)により、各CPU2A〜2D
が独自に自分および他のメモリを使用するか、あ
るいは特定のCPU2Aのみがすべてのメモリ1
A〜1Dを管理しており、このCPU2Aの許可
を得て他のCPU2B〜2Dが自分あるいは他の
メモリを使用する方法がとられる。
On the other hand, in the channel coupling method shown in FIG. 2, each CPU 2A to 2D is
uses its own and other memory, or only a specific CPU2A uses all memory1
A to 1D are managed, and with permission from this CPU 2A, other CPUs 2B to 2D use their own or other memory.

例えば、機能分散形の電子交換機では、加入
者、線路、およびトランク等のあらゆる情報を記
憶した主メモリと、CPUと、発呼検出、ダイヤ
ル受信専用の処理装置、自局内接続専用の処理装
置、出入接続専用の処理装置等の複数の周辺処理
装置(以下PPUと記す)に分離して処理を行う。
For example, in a functionally distributed electronic exchange, there is a main memory that stores all information such as subscribers, lines, trunks, etc., a CPU, a processing device dedicated to call detection and dial reception, a processing device dedicated to internal connection, Processing is performed by separating into multiple peripheral processing units (hereinafter referred to as PPUs), such as processing units dedicated to input/output connections.

この場合、1つのCPUと複数のPPU間の情報
を結合する方式として、第1図に示す共用メモリ
結合方式を用いると、CPUとPPU間の物理的接
続が遠距離のときには、メモリ・バスの遅延によ
るシステムの処理能力低下を招くため、遠距離に
PPUが配置された場合には、きわめて不利とな
る。
In this case, if the shared memory combination method shown in Figure 1 is used to combine information between one CPU and multiple PPUs, the memory bus Because delays can reduce the system's processing capacity,
If PPU is placed, it will be extremely disadvantageous.

一方、第2図に示すようなチヤネル・バスを用
いるチヤネル結合方式にした場合には、CPUが
2A、主メモリが1Aとすると、他のメモリ1B
〜1DはPPU2B〜2D内に設けられたバツフ
ア・メモリとして扱うことができる。しかし、チ
ヤネル・バスを用いる方式では、チヤネルを起動
する際に費やされる固定分の時間があり、この時
間を無視できない。すなわち、CPUよりPPUへ
の情報の転送は、イベント(例えば発呼)対応に
行うため、小規模で頻度が多く、その度ごとにチ
ヤネルの起動に伴う時間をとることはきわめて不
利である。
On the other hand, in the case of a channel connection method using a channel bus as shown in Figure 2, if the CPU is 2A and the main memory is 1A, the other memory is 1B.
~1D can be treated as a buffer memory provided within PPU2B~2D. However, in a system using a channel bus, there is a fixed amount of time spent in starting up a channel, and this time cannot be ignored. That is, since the transfer of information from the CPU to the PPU is performed in response to an event (for example, a call), it is small-scale and frequent, and it is extremely disadvantageous that it takes time to start up a channel each time.

また、親となる装置が主導権を握り、そのプロ
グラムを実行することにより転送を行う方法、い
わゆるプログラム・モードの情報転送方法もある
が、これはマイクロ・コンピユータ等で用いられ
るように、共通データ・バスを介してCPUの主
メモリと入出力装置間で行われる情報転送方法で
あつて、複数のCPU間の情報転送としては考え
られていない。
There is also a so-called program mode information transfer method, in which the parent device takes the initiative and executes the program.・It is an information transfer method performed between the CPU's main memory and input/output devices via a bus, and is not considered as information transfer between multiple CPUs.

本発明の目的は、これらの問題を解決するた
め、CPUとPPU間が遠距離の場合でも、小規模
で高頻度の要求がある場合でも、主メモリとバツ
フア・メモリ間の複数語のデータ転送を高速かつ
簡単に行うことができる情報処理方式を提供する
ことにある。
The purpose of the present invention is to solve these problems by transferring multiple words of data between main memory and buffer memory, even when there are long distances between the CPU and PPU, and even when there are small and frequent requests. The object of the present invention is to provide an information processing method that can perform the following at high speed and easily.

本発明の情報処理方式は、CPUとPPUをプロ
グラム・モードで動作するバスで接続し、該バス
を介してCPUから周辺処理装置番号およびバツ
フア・メモリの読み取り、書き込みの制御コード
を出力し、指定された転送語数分のデータ転送を
連続して行つた後、転送終了コードを出力して、
主メモリとPPU内のバツフア・メモリ間のデー
タ転送を行うことを特徴としている。
The information processing method of the present invention connects the CPU and PPU with a bus that operates in program mode, and outputs the peripheral processing unit number and buffer memory read/write control codes from the CPU via the bus. After continuously transferring data for the number of transferred words, a transfer end code is output,
It is characterized by data transfer between the main memory and the buffer memory in the PPU.

以下、本発明の実施例を、図面により説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.

第3図は、本発明の実施例を説明する情報処理
方式の動作ブロツク図である。
FIG. 3 is an operational block diagram of an information processing system for explaining an embodiment of the present invention.

主メモリ10とCPU20とは、メモリ・アド
レス・バス101とメモリ・アンサ・バス102
とで接続される。また、CPU20に接続されて
プログラム・モードで動作するバス、すなわち外
部アドレス・バス201と外部アンサ・バス20
2には、複数のPPU30A〜30Nが並例に接
続されている。各PPU30A〜30Nには、バ
ツフア・メモリ(BM)301とプロセツサ・ユ
ニツト(PU)302とバツフア・メモリ・コン
トローラ(BMC)303が設けられる。バツフ
ア・メモリ・コントローラ303は、CPU20
とプロセツサ・ユニツト302からそれぞれバツ
フア・メモリ301へアクセスする際の制御を行
うものであり、また情報線304はプロセツサ・
ユニツト302とバツフア・メモリ301とを接
続するラインであつて、チヤネル・モードあるい
はプログラム・モードのいずれのモードで動作さ
せてもよい。
The main memory 10 and the CPU 20 have a memory address bus 101 and a memory answer bus 102.
connected with. There are also buses connected to the CPU 20 and operating in program mode, namely an external address bus 201 and an external answer bus 20.
2, a plurality of PPUs 30A to 30N are connected in parallel. Each PPU 30A to 30N is provided with a buffer memory (BM) 301, a processor unit (PU) 302, and a buffer memory controller (BMC) 303. The buffer memory controller 303 is the CPU 20
The information line 304 controls access to the buffer memory 301 from the processor unit 302 and the processor unit 302, respectively.
This line connects the unit 302 and the buffer memory 301, and may be operated in either channel mode or program mode.

すなわち、前述したように、プロセツサ・ユニ
ツト302とバツフア・メモリ301との間でデ
ータ転送を行う場合、頻度は少ないが比較的大量
なデータ転送であれば、チヤネル・モードで結合
する方がよく、逆にデータ転送量は少ないが、高
頻度であれば、プログラム・モードで結合する方
がよいので、PPU30の主目的機能によつてい
ずれか一方を選択すればよい。すなわち、端末と
しての入出力装置の機種により選択され、例えば
機能分散型電子交換器の発呼検出装置、通話路ス
イツチ、トランク等の制御であれば、プログラ
ム・モードで結合し、一方ワード・プロセツサの
翻訳、漢字変換等の制御であれば連続処理が多い
ので、チヤネル・モードで結合する。
That is, as described above, when data is transferred between the processor unit 302 and the buffer memory 301, it is better to combine in channel mode if the frequency is infrequent but a relatively large amount of data is transferred. On the other hand, if the amount of data transferred is small but the frequency is high, it is better to combine in program mode, so either one may be selected depending on the main purpose function of the PPU 30. In other words, it is selected depending on the type of input/output device used as a terminal; for example, if it is to control a call detection device, a call path switch, a trunk, etc. of a functionally distributed electronic exchange, it is combined in program mode, while word processor Translation, Kanji conversion, etc. control often involves continuous processing, so they are combined in channel mode.

第3図において、CPU20よりバツフア・メ
モリ301へのデータ転送要求は、単一の命令で
あるブロツク転送命令により受け付けられる。
In FIG. 3, a data transfer request from CPU 20 to buffer memory 301 is accepted by a single instruction, a block transfer instruction.

第4図は、ブロツク転送命令の動作フロー・チ
ヤートである。
FIG. 4 is an operational flow chart of a block transfer instruction.

CPU20は、主メモリ10からプログラム命
令を読み出してこれをデコーダにより解読し、ブ
ロツク転送命令要求である場合には、CPU20
内のワーク・レジスタあるいは主メモリ10上の
特定アドレスから転送語数、転送先周辺処理装置
番号、および主メモリ10上の転送元、ないし転
送先のアドレスを読み出す(ステツプ12)。
The CPU 20 reads a program instruction from the main memory 10, decodes it with a decoder, and if it is a request for a block transfer instruction, the CPU 20
The number of words to be transferred, the destination peripheral processing device number, and the source or destination address in the main memory 10 are read from the work register in the main memory 10 or from a specific address in the main memory 10 (step 12).

書き込み、つまり主メモリ10からバツフア・
メモリ301への転送の場合、主メモリ10上に
格納されている転送データを1語フエツチしてく
る(ステツプ16)。次に、転送データと転送先周
辺処理装置番号、バツフア・メモリ301への書
き込み指定の制御コードおよび転送中のコードを
編集し(ステツプ17)、外部アドレス・バス20
1に送出する(ステツプ18)。外部アドレス・バ
ス201に送出されたデータ類は、周辺処理装置
番号の一致した装置のみによつて受信され、バツ
フア・メモリ301に書き込み動作が実行され
る。
Writing, that is, buffer data from main memory 10.
In the case of transfer to the memory 301, one word of the transfer data stored in the main memory 10 is fetched (step 16). Next, edit the transfer data, the transfer destination peripheral processing device number, the control code for writing to the buffer memory 301, and the code being transferred (step 17).
1 (step 18). The data sent to the external address bus 201 is received only by the device with the matching peripheral processing device number, and a write operation is executed in the buffer memory 301.

そして、バツフア・メモリ301は、1語の書
き込み動作が終了すると、その旨を直ちにバツフ
ア・メモリ・コントローラ303から外部アン
サ・バス202に応答する(ステツプ19)。
When the buffer memory 301 finishes writing one word, the buffer memory controller 303 immediately responds to the external answer bus 202 to that effect (step 19).

一方、CPU20側は、PPU30からの応答信
号を受信すると、転送語数を減算し(ステツプ
23)、メモリ・アドレスを更新する(ステツプ
24)。
On the other hand, when the CPU 20 side receives the response signal from the PPU 30, it subtracts the number of transferred words (step
23), update memory address (step
twenty four).

そして、転送語数が“0”になつたか否かを判
別し(ステツプ25)、その結果“0”でないとき
には、転送語数が残り1語になつたか否かを判定
する(ステツプ13)。転送語数がまだ1語より多
い場合には、引き続き次の転送データを主メモリ
10よりフエツチし(ステツプ16)、前記と同じ
処理をCPU20およびPPU30が繰り返す(ス
テツプ17〜25)。
Then, it is determined whether the number of transferred words has become "0" (step 25), and if the result is not "0", it is determined whether the number of transferred words has become one word remaining (step 13). If the number of transferred words is still more than one word, the next transferred data is subsequently fetched from the main memory 10 (step 16), and the CPU 20 and PPU 30 repeat the same process as described above (steps 17 to 25).

一方、転送語数が1語になつた場合には、
CPU20は最終データであることを示す終了表
示のコードを転送中のコードに置き替えて、外部
アドレス・バス201に送出する(ステツプ14)。
そして、PPU30側は、終了コードを受信した
ことにより、最終データを受信したことがわか
り、バツフア・メモリ301はフル状態となる。
バツフア・メモリ301がフル状態になつたこと
は、プロセツサ・ユニツト302に割り込みを行
うことにより、あるいは逆にプロセツサ・ユニツ
ト302からスキヤニングを行うことにより、簡
単に判定することができる。
On the other hand, if the number of transferred words is one word,
The CPU 20 replaces the end display code indicating that the data is the final data with the code being transferred, and sends it to the external address bus 201 (step 14).
When the PPU 30 side receives the end code, it knows that the final data has been received, and the buffer memory 301 becomes full.
Whether the buffer memory 301 has become full can be easily determined by interrupting the processor unit 302, or conversely by scanning from the processor unit 302.

次に、CPU20の読み取りの場合、すなわち
バツフア・メモリ301から主メモリ10への転
送の場合には、第4図のステツプ16が除去され
て、ステツプ22が追加されるだけで、殆んど書き
込みの場合と同じ過程となる。すなわち、主メモ
リ10よりの転送データ・フエツチが不要となる
かわりに、主メモリ10に対してバツフア・メモ
リ301の読み取りデータを、外部アンサ・バス
202より格納する必要がある。また、ステツプ
18では、読み取りコードをPPU30に送出しな
ければならない。
Next, in the case of a read by the CPU 20, that is, in the case of a transfer from the buffer memory 301 to the main memory 10, step 16 in FIG. The process is the same as in the case of . That is, there is no need to fetch transfer data from the main memory 10, but instead it is necessary to store the data read from the buffer memory 301 into the main memory 10 from the external answer bus 202. Also, step
At 18, the read code must be sent to the PPU 30.

なお、これらの一連の命令実行は、CPU20
がマイクロ・プログラム制御であれば、マイク
ロ・プログラムを用いて実現でき、またCPU2
0が布線論理のCPUであれば、ハードウエアを
付加することにより実現できる。
Note that these series of instructions are executed by the CPU 20.
If it is controlled by a micro program, it can be realized using a micro program, and the CPU2
If 0 is a CPU with wired logic, it can be realized by adding hardware.

また、これらの一連の命令実行中に、障害割り
込み、入出力割り込み等が生じた場合、他のソフ
トウエアによつて割り込み原因対応に許可するか
否かを設定すればよく、本発明の命令中に割り込
みに対する手段を設けることは不要である。
Additionally, if a failure interrupt, input/output interrupt, etc. occurs during the execution of a series of these instructions, it is only necessary to set whether or not to allow handling of the cause of the interrupt using other software. It is not necessary to provide any means for interrupts.

以上説明したように、本発明によれば、CPU
のプログラム・モードで動作するバスに接続され
たバツフア・メモリに対して、単一の命令によつ
て主メモリとの間で複数語のデータ転送が高速か
つ簡単に実現できるので、機能分散形電子交換機
のように転送語数が少ないが転送頻度が多い情報
処理システムに本発明の処理方式を適用すれば、
チヤネル・バスで結合する方式より高速処理が可
能となり、処理能力の向上を計ることができる。
As explained above, according to the present invention, the CPU
Functionally distributed electronic If the processing method of the present invention is applied to an information processing system such as a switchboard that transfers a small number of words but transfers frequently,
This enables faster processing than the method that combines channels and buses, and can improve processing performance.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図および第2図はそれぞれ従来における複
数の処理装置の結合方式を示す図、第3図は本発
明の実施例を示す情報処理方式の動作ブロツク
図、第4図は本発明におけるブロツク転送命令の
フロー・チヤートである。 1,1A〜1D,10:主メモリ、2A〜2
D,20:中央処理装置(CPU)、4A〜4D:
チヤネル、5:アダプタ、30A〜30N:周辺
処理装置(PPU)、301:バツフア・メモリ
(BM)、302:プロセツサ・ユニツト(PU)、
303:バツフア・メモリ・コントローラ
(BMC)、101:メモリ・アドレス・バス、1
02:メモリ・アンサ・バス、201:外部アド
レス・バス、202:外部アンサ・バス。
1 and 2 are diagrams each showing a conventional method for coupling multiple processing devices, FIG. 3 is an operational block diagram of an information processing method showing an embodiment of the present invention, and FIG. 4 is a block transfer according to the present invention. This is a flow chart of the instructions. 1, 1A to 1D, 10: Main memory, 2A to 2
D, 20: Central processing unit (CPU), 4A to 4D:
Channel, 5: Adapter, 30A to 30N: Peripheral Processing Unit (PPU), 301: Buffer Memory (BM), 302: Processor Unit (PU),
303: buffer memory controller (BMC), 101: memory address bus, 1
02: Memory answer bus, 201: External address bus, 202: External answer bus.

Claims (1)

【特許請求の範囲】[Claims] 1 中央処理装置と主メモリを備えた情報処理シ
ステムにおいて、上記中央処理装置と周辺処理装
置をプログラム・モードで動作するバスで接続
し、該バスを介して上記中央処理装置から周辺処
理装置番号およびバツフア・メモリの読み取り、
書き込みの制御コードを出力し、指定された転送
語数分のデータ転送を連続して実行した後、転送
終了コードを出力して、主メモリと周辺処理装置
内のバツフア・メモリ間のデータ転送を行うこと
を特徴とする情報処理方式。
1. In an information processing system equipped with a central processing unit and a main memory, the central processing unit and the peripheral processing unit are connected by a bus that operates in a program mode, and the peripheral processing unit number and the peripheral processing unit number are transmitted from the central processing unit via the bus. Reading buffer memory,
After outputting a write control code and continuously executing data transfer for the specified number of transfer words, output a transfer end code and transfer data between the main memory and the buffer memory in the peripheral processing unit. An information processing method characterized by:
JP1310881A 1981-01-31 1981-01-31 Information processing system Granted JPS57127378A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1310881A JPS57127378A (en) 1981-01-31 1981-01-31 Information processing system

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Publication Number Publication Date
JPS57127378A JPS57127378A (en) 1982-08-07
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